超低電容瞬態電壓抑制器件及其製造方法

2023-06-04 13:04:36

專利名稱：超低電容瞬態電壓抑制器件及其製造方法
技術領域：
本發明涉及半導體器件以及半導體工藝技術領域，尤其涉及一種超低電容瞬態電壓抑制器件及其製造方法。
背景技術：
瞬態電壓抑制二極體(TVS，Transient Voltage Suppressor)又叫鉗位二極體，是目前普遍使用的一種高效能電路保護器件，其外形與普通的二極體相同，但是卻能夠吸收高達數千瓦的浪湧功率，其主要特點是在反向應用條件下，當承受一個高能量的大脈衝時， 其工作阻抗立即將至極低的導通值，從而允許大電流通過，同時把電壓鉗制在預定水平，一般的響應時間僅為10_12秒，因此可以有效地保護電子線路中的精密元器件免受各種浪湧脈衝的損壞。傳統的TVS 二極體基本都是穩壓管類型的，製造工藝也比較簡單，一般是在P+襯底/N+襯底上通過異型摻雜直接形成PN結。這種傳統的TVS 二極體主要應用在消費類電子產品(如手機，PDA，MP3和數位相機等)中的數據埠，如鍵盤、側鍵和電源線等，這是由於此類埠速度較慢，對TVS 二極體的電容要求不高，一般在30pF以上。但對於視頻線路的保護，傳統的TVS 二極體則不適合，這是由於視頻數據線具有極高的數據傳輸率，(其數據傳輸率高達480M工業自動化網，有的視頻數據傳輸率達到IG以上)，要求線路保護的TVS 管電容極低，不能大於1. OpF,同時對ESD能力要求極高，不能低於12kV，因此必須要開發新型的超低電容TVS器件，在保持超低電容的同時具有較高的ESD能力，以一方面滿足對靜電防護的要求，另一方面滿足對數據傳輸的完整性要求。目前市場上超低電容的TVS器件通常是將一個低電容二極體(又稱為上二極體)11與一個傳統穩壓型TVS 二極體13串聯，再與另外一個低電容二極體(又稱為下二極體)12並聯組合形成，如

圖1所示。從通道I/O對地GND的I-V曲線來看，圖1所示的TVS 器件的正、反向特性仍然相當於一個普通二極體，但系統線路的電容卻大大低於相同電壓下的單個TVS管的電容。組合而成的超低電容TVS器件，其通道I/O對地GND的電容值可以表示為
權利要求
1.一種超低電容瞬態電壓抑制器件，其特徵在於，包括 P+半導體襯底；P-外延層，位於所述P+半導體襯底上；P+隔離區，形成於所述P-外延層中並延伸至所述P+半導體襯底；一個或多個並列的TVS管N區，位於所述P+隔離區中；一個或多個並列的TVS管P區，與所述TVS管N區並列位於所述P+隔離區中；N-講，位於所述P+隔離區之間的P-外延層中；一個或多個並列的上二極體P區，位於所述N-阱中；一個或多個並列的上二極體N區，與所述上二極體P區並列位於所述N-阱中； 一個或多個並列的下二極體N區，位於所述P+隔離區之間的P-外延層中； 一個或多個並列的下二極體P區，與所述下二極體N區並列位於所述P-外延層中； 互連結構，位於所述P-外延層上，包括連接所述TVS管N區與上二極體N區的互連線、 連接所述TVS管P區與下二極體P區的互連線，以及連接所述上二極體P區與下二極體N 區的互連線。
2.根據權利要求1所述的超低電容瞬態電壓抑制器件，其特徵在於，所述P+半導體襯底是電阻率為0. 005-0. 02 Ω . cm的P+矽襯底。
3.根據權利要求2所述的超低電容瞬態電壓抑制器件，其特徵在於，所述P+半導體襯底是電阻率為0. 005-0. 008 Ω · cm的P+矽襯底。
4.根據權利要求1所述的超低電容瞬態電壓抑制器件，其特徵在於，所述P-外延層的電阻率為15-20 Ω · cm。
5.根據權利要求1所述的超低電容瞬態電壓抑制器件，其特徵在於，P-外延層的厚度為7 15 μ m0
6.根據權利要求1所述的超低電容瞬態電壓抑制器件，其特徵在於，所述N-阱的摻雜濃度為 lE17-lE19/cm3。
7.根據權利要求1所述的超低電容瞬態電壓抑制器件，其特徵在於，還包括 N+埋層，位於所述N-阱下方的P-外延層中。
8.根據權利要求1所述的超低電容瞬態電壓抑制器件，其特徵在於，所述多個上二極體P區與多個上二極體N區之間呈梳狀插指排列，所述多個下二極體P區與多個下二極體 N區之間呈梳狀插指排列，所述多個TVS管P區與TVS管N區呈梳狀插指排列。
9.根據權利要求1至8中任一項所述的超低電容瞬態電壓抑制器件，其特徵在於，所述互連結構為疊層結構，包括依次位於所述P-外延層上的第一介質層、第一金屬層、第二介質層、第二金屬層以及鈍化層。
10.一種超低電容瞬態電壓抑制器件的製造方法，其特徵在於，包括 提供P+半導體襯底；在所述P+半導體襯底上形成P-外延層；對所述P-外延層進行P型離子注入形成P+隔離區，所述P+隔離區延伸至所述P+半導體襯底；對所述P+隔離區之間的P-外延層進行N型離子注入形成N-阱； 對所述P-外延層進行P型離子注入，以在所述N-阱中形成一個或多個並列的上二極體P區、在所述P+隔離區中形成一個或多個並列的TVS管P區、在所述P+隔離區之間的 P-外延層中形成一個或多個並列的下二極體P區；對所述P-外延層進行N型離子注入，以在所述N-阱中形成一個或多個並列的上二極體N區、在所述P+隔離區中形成一個或多個並列的TVS管N區、在所述P+隔離區之間的 P-外延層中形成一個或多個並列的下二極體N區；在所述P-外延層上形成互連結構，所述互連結構包括連接所述TVS管N區與上二極體 N區的互連線、連接所述TVS管P區與下二極體P區的互連線，以及連接所述上二極體P區與下二極體N區的互連線。
11.根據權利要求10所述的超低電容瞬態電壓抑制器件的製造方法，其特徵在於，所述P+半導體襯底是電阻率為0. 005-0. 02 Ω - cm的P+矽襯底。
12.根據權利要求10所述的超低電容瞬態電壓抑制器件的製造方法，其特徵在於，所述P+半導體襯底是電阻率為0. 005-0. 008 Ω · cm的P+矽襯底。
13.根據權利要求10所述的超低電容瞬態電壓抑制器件的製造方法，其特徵在於，所述P-外延層的電阻率為15-20 Ω · cm。
14.根據權利要求10所述的超低電容瞬態電壓抑制器件的製造方法，其特徵在於，所述P-外延層的厚度為7 15 μ m。
15.根據權利要求10所述的超低電容瞬態電壓抑制器件的製造方法，其特徵在於，所述N-阱的摻雜濃度為lE17-lE19/cm3。
16.根據權利要求10所述的超低電容瞬態電壓抑制器件的製造方法，其特徵在於，在形成所述N-阱之前還包括對所述P+隔離區之間的P-外延層進行N型離子注入形成N+ 埋層，所述N-阱位於所述N+埋層上方。
17.根據權利要求10所述的超低電容瞬態電壓抑制器件的製造方法，其特徵在於，所述多個上二極體P區與多個上二極體N區之間呈梳狀插指排列，所述多個下二極體P區與多個下二極體N區之間呈梳狀插指排列，所述多個TVS管P區與TVS管N區呈梳狀插指排列。
18.根據權利要求10至17中任一項所述的超低電容瞬態電壓抑制器件的製造方法，其特徵在於，在所述P-外延層上形成互連結構包括在所述P-外延層上形成第一介質層；對所述第一介質層進行刻蝕以形成接觸孔；在所述接觸孔中以及第一介質層的表面上形成金屬並圖形化，以形成第一金屬層；在所述第一金屬層上形成第二介質層；對所述第二介質層進行刻蝕以形成通孔；在所述通孔中以及第二介質層的表面上形成金屬並圖形化，以形成第二金屬層；在所述第二金屬層上形成鈍化層。
全文摘要
本發明提供了一種超低電容瞬態電壓抑制器件及其製造方法，包括P+半導體襯底；P-外延層，位於P+半導體襯底上；P+隔離區，形成於P-外延層中並延伸至P+半導體襯底；TVS管N區，位於P+隔離區中；TVS管P區，與TVS管N區並列位於P+隔離區中；N-阱，位於P+隔離區之間的P-外延層中；上二極體P區，位於N-阱中；上二極體N區，與上二極體P區並列位於N-阱中；下二極體N區，位於P+隔離區之間的P-外延層中；下二極體P區，與下二極體N區並列位於P-外延層中；互連結構，位於P-外延層上。本發明能將上、下二極體和TVS管都集成在同一晶片上，實現低成本和高性能。
文檔編號H01L27/08GK102437156SQ201110415298
公開日2012年5月2日 申請日期2011年12月13日 優先權日2011年12月13日
發明者張常軍, 李昕華, 陳向東 申請人:杭州士蘭微電子股份有限公司, 杭州士蘭集成電路有限公司