一種製作堆疊薄膜的方法

2023-06-13 01:45:06 8

專利名稱：一種製作堆疊薄膜的方法
技術領域：
本發明是關於一種製作堆疊薄膜的方法，尤指一種採用搭配硬掩模及兩段式蝕刻
工藝來製作堆疊薄膜的方法。
背景技術：
非易失性存儲器裝置具有不因電源供應中斷而造成儲存數據遺失的特性，因此被廣泛使用。現今廣泛使用的非易失性存儲器裝置包含有唯讀存儲器(read-only-memory,ROM)、可程式化唯讀存儲器(programmable-read-onlymemory，PROM)、可抹除及可程式化唯讀存儲器(erasable_programmable_read_only memory, EPR0M)以及電子式可抹除可禾呈式化唯讀存儲器(electrically_erasable_programmable_read_only memory, EEPR0M)。 其中，電子式可抹除可程式化唯讀存儲器相較於其他非易失性存儲器不同的處在於他們可利用電子來進行程式化及抹除操作。 目前對EEPROM裝置中產品研發的方向均集中在增加程式化的速度、降低進行程式化與讀取時的電壓、延長數據保存的時間、減少存儲器單元的抹除時間以及縮小存儲器元件的尺寸。此外，習知快閃(Flash)存儲器陣列(array)多使用一種由雙層多晶矽堆疊所形成的柵極(Dual poly-Sigate)，且在此柵極結構中多晶矽通常會以介電材料作區隔，元件操作時將電子由基板注入底層的多晶矽中達到儲存數據(data)的功能。然而，此由雙層多晶矽柵極所形成的存儲器陣列由於只能儲存單一位元的數據，故較不利於提升存儲器容量。因此另一種衍生的快閃記憶體使用矽-氧化物-氮化物-氧化物-矽(S0N0S)作為數據儲存單元即因應而生，而且可以作到一個電晶體(transistor)同時儲存二個位元的功能，如此可以達到縮小元件尺寸及提升存儲器的容量。 需注意的是，習知在製作上述S0N0S存儲器的氧化物_氮化物_氧化物(0N0)結構時通常會直接以一圖案化光致抗蝕劑層作為掩模來進行蝕刻工藝，以形成所需的0N0堆疊圖案。由於ONO結構最上層的氧化層具有較差的附著性(poor adhesion)，在蝕刻0N0堆疊薄膜時通常會在緊貼圖案化光致抗蝕劑層的最上層氧化層部位形成底切(undercut)現象，進而使影響整個存儲器元件的運作。因此，如何改良目前的工藝來預防SONOS存儲器結構中產生底切問題即為目前一重要課題。

發明內容
因此本發明的主要目的是提供一種製作堆疊薄膜的方法，以改良上述習知在製作
S0N0S存儲器時容易因堆疊薄膜中的氧化層附著力不佳而產生底切的問題。 本發明主要揭露一種製作堆疊薄膜的方法。首先提供一半導體基底，然後形成一
堆疊薄膜於半導體基底上，且堆疊薄膜包含多個介電層。接著覆蓋一硬掩模於堆疊薄膜上，
並去除部分硬掩模及堆疊薄膜最底層介電層以上的所有介電層中未被硬掩模蓋住的部分，
隨後再去除堆疊薄膜中最底層的介電層。 本發明另揭露一種製作集成電路的方法。首先提供一半導體基底，該半導體基底上定義有一存儲器區與一邏輯區。然後形成一堆疊薄膜於半導體基底上的存儲器區及邏輯 區，且堆疊薄膜包含多個介電層。接著覆蓋一硬掩模於存儲器區及邏輯區的堆疊薄膜表面、 部分去除存儲器區的硬掩模及堆疊薄膜最底層介電層以上的所有介電層中未被硬掩模蓋 住的部分以及完全去除邏輯區的硬掩模及堆疊薄膜最底層介電層以上的所有介電層、部分 去除存儲器區的堆疊薄膜最底層的介電層及完全去除邏輯區的堆疊薄膜最底層的介電層、 去除存儲器區的硬掩模以及形成一電晶體於邏輯區。


圖1至圖5為本發明較佳實施例製作一圖案化堆疊薄膜的示意圖； 圖6至圖13為本發明另一實施例整合一 S0N0S存儲器與一互補式金屬氧化物半
導體(CMOS)電晶體的工藝示意圖。 主要元件符號說明12半導體基底14堆jt薄膜16氧化層18氮化層
20氧化層22硬掩模
24圖案化光致抗蝕劑層32半導體基底34堆疊薄膜36氧化層38氮化層40氧化層42硬掩模44圖案化光致抗蝕劑層46存儲器區48邏輯區50柵極氧化層52多晶矽層56側壁子
具體實施例方式
請參照圖1至圖5，圖1至圖5為本發明較佳實施例製作一圖案化堆疊薄膜的示 意圖。如圖1所示，首先提供一半導體基底12，例如一由矽、砷化鎵、矽覆絕緣(silicon on insulator, SOI)層、外延層、矽鍺層或其他半導體基底材料所構成的基底。然後沉積一堆疊 薄膜14於半導體基底12上。其中，堆疊薄膜14可由複數層材料層所構成，且各材料層可
包含各種介電材料，例如氧化物、氮化物、氮氧化物、金屬氧化物、或上述組合。在本實施例 中，堆疊薄膜14較佳選自由氧化層-氮化層-氧化層(oxide-nitride-oxide，0N0)所組成 的三層結構。但堆疊薄膜14並不限於三層且每一層的材料可不與其他層的材料重複。其 中，0N0堆疊薄膜主要包含一最底層氧化層16、一氮化層18設於氧化層16上以及另一氧化 層20覆蓋在氮化層18上，且此三層堆疊薄膜的厚度較佳為約100至300埃，較佳地為180 埃。接著沉積一由氮化矽層所構成的硬掩模22在堆疊薄膜14上，並對硬掩模22與堆疊薄 膜14進行一圖案轉移工藝，例如先形成一圖案化光致抗蝕劑層24於硬掩模22上。
然後如圖2所示，進行一蝕刻工藝，利用圖案化光致抗蝕劑層24當作蝕刻掩模部 分去除硬掩模22與堆疊薄膜14的上兩層的氧化層20與氮化層18中未被硬掩模蓋住的部 分，並暴露出堆疊薄膜14底部的部分氧化層16。在本實施例中，上述去除部分硬掩模22及 堆疊薄膜氧化層20與氮化層18的蝕刻工藝較佳採用幹蝕刻，例如一等離子體蝕刻工藝。另外，圖案化光致抗蝕劑層24可依照所需曝光元件的大小來挑選適合的光致抗蝕劑材料。本 發明的圖案化光致抗蝕劑層24較佳選自深紫外線(de印ultraviolet,DUV)光致抗蝕劑材 料，但不局限於此，又可依工藝需求選擇適用於365納米波長的I-line光致抗蝕劑材料，此 皆屬本發明所涵蓋的範圍。另外應注意，若堆疊薄膜14為三層以上的介電材料所構成，則 此蝕刻步驟可去除部分硬掩模22與最底層介電材料層以上的所有介電材料層中未被硬掩 模22蓋住的部分。 接著如圖3所示，利用圖案化光致抗蝕劑層24當作掩模再進行一蝕刻工藝，以部 分去除堆疊薄膜14底部的氧化層16並暴露出半導體基底12。本實施例去除部分氧化層 16的蝕刻工藝較佳採用一溼蝕刻工藝，且溼蝕刻工藝中的蝕刻溶液較佳採用由HF與NH4F 依不同比例混合而成的氧化物蝕刻緩衝液(Buffer oxidation etchant， B0E)。雖然亦可 採用乾式蝕刻工藝例如等離子體蝕刻工藝來去除部分氧化層16，但溼蝕刻工藝較不會損傷 被氧化層16所覆蓋的基底，可保持基底的完整性與電性品質。另外應注意，若堆疊薄膜14 為三層以上的介電材料所構成，則此蝕刻步驟可去除部分最底層介電材料層。
如圖4所示，進行另 一 蝕刻工藝，利用由硫酸與過氧化氫混合物 (sulfuricacid-hydrogen peroxide mixture, SPM)所組成的蝕亥,來去除硬掩模22上的 圖案化光致抗蝕劑層24。然後如圖5所示，進行另一蝕刻步驟，再利用硫酸與過氧化氫混合 物所構成的蝕刻劑來去除堆疊薄膜14表面的硬掩模22。需注意的是，本實施例雖以兩次蝕 刻步驟來分別去除圖案化光致抗蝕劑層24與硬掩模22，但不局限這個作法，又可在一次蝕 刻工藝中以硫酸與過氧化氫混合物所構成的蝕刻劑來同時去除圖案化光致抗蝕劑層24與 硬掩模22，此作法也屬本發明所涵蓋的範圍。另外需注意的是，上述由去除堆疊薄膜14底 層的氧化層16至去除硬掩模22為止(例如圖3至圖5)的工藝又可以現場(in-situ)進 行的方式來達成，例如，去除底部氧化層16、去除圖案化光致抗蝕劑層24及去除硬掩模22 的步驟於同一蝕刻機臺中進行，尤其去除底部氧化層16在一蝕刻槽中進行而去除圖案化 光致抗蝕劑層24與去除硬掩模22在另一蝕刻槽中完成。或者，去除底部氧化層16、去除圖 案化光致抗蝕劑層24及去除硬掩模22的步驟雖於同一蝕刻機臺中進行，但三步驟皆於同 一機臺中的不同蝕刻槽中進行。至此即完成本發明較佳實施例的一圖案化的0N0堆疊薄膜 結構。 依據本發明的另一實施例，上述完成的0N0堆疊薄膜即可接著整合一般M0S晶體 管工藝，而製作出一S0N0S存儲器結構。此也屬本發明所涵蓋的範圍。請接著參照圖6至 圖13，圖6至圖13為本發明另一實施例整合一 S0N0S存儲器與一金屬氧化物半導體(M0S) 電晶體的工藝示意圖。 如圖6所示，先提供一半導體基底32，其上定義有一存儲器區46與一邏輯區48， 且半導體基底32可由矽、砷化鎵、矽覆絕緣層、外延層、矽鍺層或其他半導體基底材料所構 成的基底。然後同時沉積一堆疊薄膜34於半導體基底32上的存儲器區46與邏輯區48。其 中，堆疊薄膜34可由複數層材料層所構成，且各材料層可包含各種介電材料，例如氧化物、 氮化物、氮氧化物、金屬氧化物、或上述組合。在本實施例中，堆疊薄膜34較佳選自由氧化 層-氮化層-氧化層(oxide-nitride-oxide， 0N0)所組成的三層結構。其中，0N0堆疊薄 膜主要包含一最底層氧化層36、一氮化層38設於氧化層36上以及另一氧化層40覆蓋在氮 化層38上，且此三層堆疊薄膜的厚度較佳為約100至300埃，較佳地為180埃。但堆疊薄膜34並不限於三層且每一層的材料可不與其他層的材料重複。接著沉積一由氮化矽層所 構成的硬掩模42並覆蓋存儲器區46與邏輯區48的堆疊薄膜34，然後再形成一圖案化光致 抗蝕劑層44於存儲器區46的硬掩模上42。 如圖7所示，進行一蝕刻工藝，利用存儲器區46的圖案化光致抗蝕劑層44當作蝕 刻掩模部分去除存儲器區46的硬掩模42與堆疊薄膜34上兩層的氧化層40與氮化層38 中未被硬掩模42蓋住的部分，並完全去除邏輯區48的硬掩模42與堆疊薄膜34上兩層的 氧化層40與氮化層38。換句話說，存儲器區46的堆疊薄膜34在經過上述蝕刻工藝後仍 具有底層氧化層36及設於氧化層36上的圖案化硬掩模42、氧化層40及氮化層38，邏輯區 48則僅剩未蝕刻的底層氧化層36。在本實施例中，上述去除硬掩模42及氧化層40與氮化 層38的蝕刻工藝較佳採用幹蝕刻，例如一等離子體蝕刻工藝。此外，圖案化光致抗蝕劑層 44可依照所需曝光元件的大小來挑選適合的光致抗蝕劑材料。在本發明中，圖案化光致抗 蝕劑層44較佳選自深紫外線(de印ultraviolet， DUV)光致抗蝕劑材料，但不局限於此，又 可依工藝需求選擇適用於365納米波長的I-line光致抗蝕劑材料，此皆屬本發明所涵蓋的 範圍。另外應注意，若堆疊薄膜34為三層以上的介電材料所構成，則此蝕刻步驟可去除部 分硬掩模42與最底層介電材料層以上的所有介電材料層中未被硬掩模42蓋住的部分。
如圖8所示，進行另一蝕刻工藝，利用圖案化光致抗蝕劑層44當作掩模再進行一 蝕刻工藝，以部分去除存儲器區46堆疊薄膜34底層的氧化層36及邏輯區48所剩餘的氧化 層36，並暴露出存儲器區46的部分半導體基底32與邏輯區48的整個半導體基底32。本實 施例去除氧化層36的蝕刻工藝較佳採用一溼蝕刻工藝，且溼蝕刻工藝中的蝕刻溶液較佳 採用由HF與NH4F依不同比例混合而成的氧化物蝕刻緩衝液(Buffer oxidation etchant， B0E)。雖然亦可採用乾式蝕刻工藝例如等離子體蝕刻工藝來部分去除存儲器區46堆疊薄 膜34底層的氧化層36及邏輯區48所剩餘的氧化層36，但溼蝕刻工藝較不會損傷被氧化層 36所覆蓋的基底，可保持基底的完整性與電性品質，確保隨後於邏輯區48中所形成的柵極 氧化層的品質。另外應注意，若堆疊薄膜34為三層以上的介電材料所構成，則此蝕刻步驟 可部分去除存儲器區46堆疊薄膜的最底層材料層及邏輯區48所剩餘的最底層材料層。
如圖9所示，先進行另一蝕刻工藝，利用由硫酸與過氧化氫混合物(sulfuric acid-hydrogen peroxide mixture, SPM)所組成的蝕刻劑來去除存儲器區46的圖案化光 致抗蝕劑層44。然後如圖IO所示，進行另一蝕刻步驟，再利用硫酸與過氧化氫混合物所構 成的蝕刻劑來去除存儲器區46堆疊薄膜34表面的硬掩模42。如同上述的實施例，本實施 例雖以兩次蝕刻步驟分別去除圖案化光致抗蝕劑層44與硬掩模42，但不局限這個作法，又 可在一次蝕刻工藝中以硫酸與過氧化氫混合物所構成的蝕刻劑來同時去除圖案化光致抗 蝕劑層44與硬掩模42，此作法也屬本發明所涵蓋的範圍。另外需注意的是，上述由去除堆 疊薄膜34底層的氧化層36至去除硬掩模42為止(例如圖7至圖9)的工藝又可以現場 (in-situ)進行的方式來達成，例如，去除底部氧化層36、去除圖案化光致抗蝕劑層44及去 除硬掩模42的步驟於同一蝕刻機臺中進行，尤其去除底部氧化層36在一蝕刻槽中進行而 去除圖案化光致抗蝕劑層44與去除硬掩模42在另一蝕刻槽中完成。或者，去除底部氧化 層36、去除圖案化光致抗蝕劑層44及去除硬掩模42的步驟雖於同一蝕刻機臺中進行，但三 步驟皆於同一機臺中的不同蝕刻槽中進行。 如圖11所示，依序形成一柵極氧化層50與一多晶矽層52並覆蓋存儲器區46的圖案化堆疊薄膜34及存儲器區46與邏輯區48的半導體基底32。在本實施例中，多晶矽層 52的厚度介於1300至2500埃，較佳為1750埃。另需注意的是，若未使用沉積方式形成柵 極氧化層50而是利用熱氧化法形成柵極氧化層50時，由於熱氧化法只會消耗單晶矽或多 晶矽而產生氧化層，堆疊薄膜34上方與側壁並不會為柵極氧化層50所覆蓋，此作法也屬本 發明所涵蓋的範圍。 如圖12所示，進行一微影及蝕刻工藝，例如先形成一圖案化光致抗蝕劑層(圖未 示)在存儲器區46及邏輯區48，並利用圖案化光致抗蝕劑層當作掩模進行一蝕刻工藝，去 除部分存儲器區46的多晶矽層52、柵極氧化層50與堆疊薄膜34最上層的部分氧化層40 以及部分邏輯區48的多晶矽層52與柵極氧化層50。此蝕刻工藝較佳暴露出存儲器區46 的部分氮化矽層38並同時於邏輯區48形成一由圖案化多晶矽層52與柵極氧化層50所構 成的柵極電極。 如圖13所示，進行一側壁子工藝，例如先沉積一氧化矽層或氮化矽層在半導體基 底32上並以回蝕刻方式去除部分氧化矽層或氮化矽層，以於存儲器區46的圖案化多晶矽 層52、柵極氧化層50以及氧化層40側壁以及邏輯區48的柵極電極側壁分別形成一側壁子 56。然後再利用存儲器區46的側壁子56當作掩模進行另一蝕刻工藝，以去除氧化層40下 的部分氮化層38及氧化層36。隨後可依照產品需求於邏輯區48的半導體基底32中形成 輕摻雜源極/漏極(圖未示)與源極/漏極區域(圖未示)，並選擇性在存儲器區46同時 形成相對應的輕摻雜源極/漏極與源極/漏極區域，以於存儲器區46形成一 S0N0S存儲器 以及於邏輯區48形成一 M0S電晶體。 其中，製作輕摻雜源極漏極與源極/漏極區域的作法可依循一般製作M0S電晶體 的工藝來完成。例如，可先利用側壁子56當作掩模進行一輕摻雜離子注入工藝，以於側壁 子56兩側的半導體基底32中分別形成一輕摻雜源極/漏極。然後形成一主側壁子(圖未 示)於側壁子56周圍並利用主側壁子當作掩模進行一重摻雜離子注入工藝以形成源極/ 漏極區域。其中，側壁子56、輕摻雜源極/漏極、主側壁子以及源極/漏極區域的工藝順序 可依工藝需求隨時改變或調整，此皆屬本發明所涵蓋的範圍。最後可再進行一金屬內連線 工藝，例如先覆蓋一層間介電層於存儲器區46與邏輯區48，然後形成多個連接柵極電極與 存儲器的接觸插塞於層間介電層中。 綜上所述，本發明主要在蝕刻一堆疊薄膜前先覆蓋一硬掩模在堆疊薄膜表面，然 後以兩段式的蝕刻方式來形成所需的堆疊圖案。以本發明所揭露的製作方式為例，第一次 蝕刻主要去除部分的硬掩模及堆疊薄膜最底層以上的所有介電層，而第二次蝕刻則去除堆 疊薄膜最底層的部分介電層。由於本發明所使用的氮化矽硬掩模具有較佳的附著力，本發 明可搭配氮化矽硬掩模及上述的兩段式蝕刻工藝來蝕刻堆疊圖案時，如此即可避免蝕時於 堆疊薄膜中產生底切現象。 以上所述僅為本發明的較佳實施例，凡依本發明申請權利要求所做的均等變化與 修飾，皆應屬本發明的涵蓋範圍。
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權利要求
一種製作堆疊薄膜的方法，包含提供半導體基底；形成堆疊薄膜於該半導體基底上，該堆疊薄膜包含多個介電層；覆蓋硬掩模於該堆疊薄膜上；部分去除該硬掩模及該堆疊薄膜最底層介電層以上的所有該介電層中未被硬掩模蓋住的部分；以及部分去除該堆疊薄膜中最底層的該介電層。
2. 如權利要求1所述的方法，其中所述介電層包含氧化物、氮化物、氮氧化物、金屬氧化物、或上述組合。
3. 如權利要求1所述的方法，其中該堆疊薄膜包含氧化層_氮化層_氧化層結構。
4. 如權利要求3所述的方法，其中部分去除該硬掩模及該堆疊薄膜最底層介電層以上的所有介電層中未被硬掩模蓋住的部分的步驟包含去除該氧化層-氮化層-氧化層結構中的氧化層-氮化層。
5. 如權利要求3所述的方法，其中去除該堆疊薄膜中最底層的該介電層的步驟包含去除該氧化層_氮化層_氧化層結構中的氧化層。
6. 如權利要求1所述的方法，另包含利用幹蝕刻工藝來去除部分該硬掩模及該堆疊薄膜中最底層介電層以上的所有介電層中未被硬掩模蓋住的部分。
7. 如權利要求1所述的方法，另包含利用溼蝕刻工藝來去除該堆疊薄膜中最底層的該介電層。
8. 如權利要求1所述的方法，另包含利用硫酸與過氧化氫混合物(sulfuricacid-hydrogen peroxide mixture, SPM)來去除該硬掩模。
9. 如權利要求l所述的方法，另包含現場(in-situ)去除該堆疊薄膜中最底層的該介電層的步驟及利用該硫酸與過氧化氫混合物來去除該硬掩模。
10. 如權利要求1所述的方法，其中該硬掩模包含氮化矽層。
11. 如權利要求1所述的方法，其中該堆疊薄膜的厚度介於100埃至300埃。
12. —種製作集成電路的方法，包含提供半導體基底，該半導體基底上定義有存儲器區與邏輯區；形成堆疊薄膜於該半導體基底上的該存儲器區及該邏輯區，該堆疊薄膜包含多個介電層；覆蓋硬掩模於該存儲器區及該邏輯區的該堆疊薄膜表面；部分去除該存儲器區的該硬掩模及該堆疊薄膜最底層介電層以上的所有介電層中未被硬掩模蓋住的部分以及完全去除該邏輯區的該硬掩模及該堆疊薄膜最底層介電層以上的所有介電層；部分去除該存儲器區的該堆疊薄膜最底層的該介電層及完全去除該邏輯區的該堆疊薄膜最底層的介電層；去除該存儲器區的該硬掩模；以及形成電晶體於該邏輯區。
13. 如權利要求12所述的方法，其中形成該電晶體於該邏輯區的步驟另包含覆蓋柵極氧化層與多晶矽層於該存儲器區及該邏輯區；部分去除該存儲器區的該多晶矽層、該柵極氧化層與該堆疊薄膜最上層的介電層及部分去除該邏輯區的該多晶矽層與該柵極氧化層；分別形成側壁子於該存儲器區的該多晶矽層、該柵極氧化層與該堆疊薄膜最上層的介電層側壁及該邏輯區的該多晶矽層與該柵極氧化層側壁；以及形成源極/漏極區域於該邏輯區的該多晶矽層兩側的該半導體基底中。
14. 如權利要求13所述的方法，其中該多晶矽層的厚度介於1300埃至2500埃。
15. 如權利要求12所述的方法，其中所述介電層包含氧化物、氮化物、氮氧化物、金屬氧化物、或上述組合。
16. 如權利要求12所述的方法，其中該堆疊薄膜包含氧化層-氮化層-氧化層結構。
17. 如權利要求16所述的方法，其中部分去除該存儲器區的該硬掩模及該堆疊薄膜最底層介電層以上的所有介電層中未被硬掩模蓋住的部分以及完全去除該邏輯區的該硬掩模及該堆疊薄膜最底層介電層以上的所有介電層的步驟包含去除該氧化層-氮化層-氧化層結構中的氧化層-氮化層。
18. 如權利要求16所述的方法，其中部分去除該存儲器區的該堆疊薄膜最底層的該介電層及完全去除該邏輯區的該堆疊薄膜最底層的介電層的步驟包含去除該氧化層-氮化層-氧化層結構中的氧化層。
19. 如權利要求12所述的方法，另包含利用幹蝕刻工藝來部分去除該硬掩模及該堆疊薄膜最底層介電層以上的所有介電層中未被硬掩模蓋住的部分以及完全去除該邏輯區的該硬掩模及該堆疊薄膜最底層介電層以上的所有介電層。
20. 如權利要求12所述的方法，另包含利用溼蝕刻工藝來部分去除該存儲器區的該堆疊薄膜最底層的該介電層及完全去除該邏輯區的該堆疊薄膜最底層的介電層。
21. 如權利要求12所述的方法，另包含利用硫酸與過氧化氫混合物來去除該存儲器區的該硬掩模。
22. 如權利要求12所述的方法，其中該硬掩模包含氮化矽層。
23. 如權利要求12所述的方法，其中該堆疊薄膜的厚度介於100埃至300埃。
全文摘要
本發明是揭露一種製作堆疊薄膜的方法。首先提供半導體基底，然後形成堆疊薄膜於半導體基底上，且堆疊薄膜包含多個介電層。接著覆蓋硬掩模於堆疊薄膜上，並去除部分硬掩模及堆疊薄膜最底層介電層以上的所有介電層中未被硬掩模蓋住的部分，隨後再部分去除堆疊薄膜中最底層的介電層。
文檔編號H01L21/314GK101783291SQ20091000358
公開日2010年7月21日 申請日期2009年1月20日 優先權日2009年1月20日
發明者施秉嘉, 楊喬麟, 黃啟政, 黃駿松 申請人:聯華電子股份有限公司