降低了襯底反彈的集成電路的製作方法

2023-06-22 01:51:31 3

專利名稱：降低了襯底反彈的集成電路的製作方法
技術領域：
本發明涉及集成電路，尤其是，涉及在數字電路中降低襯底反彈(bounce)。
數字電路的主要問題中的一個問題是它所產生的襯底反彈。當在相同的IC中集成模擬電路時，襯底反彈是一個很大的障礙。但是，隨著數字處理的速度的快速增加，在數字電路中的電流變得如此高，以至於它們甚至開始影響數字電路它們自己的局部供給(甚至性能)。
尤其是，本發明的一個目的是提供改良的集成電路。為了到達這個目的，本發明提供一個如同獨立權利要求所限定的集成電路。優選實施例由從屬權利要求來限定。
本發明這些和其他方面將會參照下面描述的實施例來描述和說明。
附圖中

圖1描述了一個現有的時鐘樹；圖2描述了一個現有的具有兩個鎖存器的邊緣觸髮式觸發器；圖3描述了一個根據本發明的具有兩個鎖存器的觸發器，該兩個鎖存器被被兩個不相重疊的時鐘相位所計時；圖4描述了一個時鐘線的實施例，時鐘線用於兩個時鐘相位中的一個的鎖存器的非同時切換；和圖5描述了一個時鐘線的實施例，在時鐘線中各個緩衝啟動多於一個的鎖存器。
在很多應用中，例如微處理器和存儲器，最大速率絕對是至關緊要的。如果你想在那些領域中處於重要地位，那麼關於最大速率是不能妥協的。但是有一些領域，例如用於模擬廣播TV的單晶片處理器，其中數字電路的最大速率不是最優先的。但是，如果數字電路沒有運行在它們的最大速率來執行它們的功能，這將意味著將部分時間是空閒的。這將造成資源浪費。本發明基於這樣的認識，時間被用來解決襯底反彈問題。以及，如果有時間多餘，在本發明的優選實施例中另一個非常麻煩的快速數字電路的問題也被解決時鐘偏移。
快速數字電路通常具有一同步時鐘策略。這意味著在電路中所有的觸發器被假定同時切換。使用一個時鐘緩衝來驅動電路中所有觸發器的負載是不實際的。因此，使用時鐘樹來替換一個時鐘緩衝，如圖1所示。圖1中的時鐘樹在時鐘輸入Ci和時鐘輸出Co之間具有多個緩衝B。時鐘樹必須被設計成所有被連接到觸發器的緩衝B同時切換。這個時鐘策略所具有的優勢是電路可以極其快，但是當所有的觸發器同時切換時，切換電流是非常大的。這會導致襯底反彈和供給電壓的瞬間跌落(這減緩了電路)。以及，即使時鐘樹被非常小心地設計，也很難保證在任何步驟/電壓/溫度條件下一些觸發器都不會在其他觸發器之後來切換。換句話說，避免時鐘偏移是艱巨和費時的工作。
圖2描述了邊緣觸髮式D觸發器結構，大多數數字電路的標準存儲部件。它包含兩個被時鐘C驅動的鎖存器L1，L2，但是在兩個鎖存器的時鐘輸入之間設置了一個反相器I。這樣鎖存器L1，L2就不會同時打開。這種結構也意味著輸入數據Di在活動時鐘邊緣立即到達輸出Do。但是，由於鎖存器是快但不是無限快，所以它們具有所謂的設置和控制調整。在活動時鐘邊緣周圍的這些較短時間間隔期間輸入數據不允許改變。如果改變了，那麼觸發器的輸出數據就不可靠了。當一個觸發器的數據在第二個觸發器的控制時間消失之前到達另一個觸發器時，出現時鐘偏移。
本發明是基於這樣的認識，時鐘偏移可以通過使用兩個不相重疊的時鐘相位1φ，2φ來代替一個(圖3)來避免。偏移遲鈍通過降低最大時鐘速率來補償。這個時鐘策略的一個奇妙的特徵是如果相同時鐘相位的所有鎖存器不在同時打開，那麼就不會影響電路的性能。如果我們使用這個特徵來有目的的在不同的時間打開鎖存器L1，L2，我們可以降低在一個時鐘跳躍後電路中的最高電流切換電流被及時分散。切換電流被及時分散的現象意味著由數字電路產生的襯底反彈被降低。降低多少決定於最高電流降低的數量(或者更好dI/dt)。
圖4描述了如何實現鎖存器的非同時切換從與另外一個具有相同相位φ1或者φ2的鎖存器L相連的一延遲電路τ驅動鎖存器L的時鐘輸入。數字電路具有兩個如圖4所示的結構第一個結構，其中圖4中的鎖存器L和圖3中的鎖存器L1相對應，其由具有時鐘相位φ1的時鐘信號來計時，以及第二個結構，其中圖4中的鎖存器L和圖3中的鎖存器L2相對應，其由具有另外的時鐘相位φ2的另一個時鐘信號來計時。延遲電路τ可以僅為一個非倒相緩衝。倒相緩衝更小，但是然後兩種類型的鎖存器需要各自的時鐘相位活動-高和活動-低。如果具有很多鎖存器的電路的所有鎖存器的時鐘輸入象這樣被串行設置，那麼最終結果將會是一個非常慢的電路。因此，在使用一個緩衝對相同相位的所有緩存器並行計時和使用和鎖存器相同個數的緩衝來對所有鎖存器串行計時之間找到一個折中。
這個問題的解決方法是使用兩個時鐘相位的時鐘線(圖5)，其中時鐘線的各個節點驅動多個鎖存器。被各個線中的各個節點驅動的鎖存器的數目簡化為N/M，其中N是一個時鐘相位的鎖存器的總數和M是時鐘線中的節點的數目。N由設計決定。M必須被選擇，這樣時鐘瞬態在整個時鐘周期上被展開(在最壞的環境下)。
為了保持電路的速率儘可能的快，邏輯上的最長路徑的輸入處的鎖存器應該被φ2時鐘線的第一個緩衝來計時。最長路徑的輸出應該被φ1時鐘線的最後一個緩衝來計時。
在圖3中，φ1和φ2被展示為具有25％佔空因數的信號以及均勻地相互隔開。但是，由於在構成觸發器的兩個鎖存器之間沒有邏輯路徑，所以φ2可以在緊接著φ1關閉它最後的鎖存器之後立即啟動。換句話說時鐘生成器應該使得φ2使用φ1時鐘線中的最後一個緩衝的輸出作為它的時間基準標記。
本發明的優選實施例可以概述如下。將一種時鐘策略提供給在混合信號IC內部的數字電路。根據本發明的集成電路包括分別由兩個不相重疊的時鐘信號φ1，φ2來計時的多對鎖存器L1，L2。時鐘策略的目的是將由數字電路產生的襯底反彈保持到儘可能低。最好，不是所有的鎖存器同時計時，但是延遲被插入到時鐘線中以至於各種鎖存器不會在同時消耗電流。本發明緩和了模擬電路的襯底敏感性上的需求。
本發明相對於現有技術提供了如下優勢低襯底反彈，無時鐘偏移，以及與設計「普通」同步電路的方法相同的一種設計方法，也就是，所有的』主流』設計工具都可是使用。在設計過程的末尾，觸發器被兩個鎖存器和時鐘線重新設置。時鐘控制塊(在同步數字IC中用來避免時鐘偏移和輸入測試模式)不必根據時鐘來考慮數據流的方向。較低的襯底反彈可以被用來降低單片去耦合。優選地，本發明的方法沒有要求電路包括比現有電路更多的觸發器以及時獲得電流-脈衝-擴散。時鐘線也不需要包含比現有時鐘樹更多的反相器。本發明的優點可以不需要附加電路的情況下獲得。
應該注意到上面所描述的實施例描述了而不是限定了本發明，以及本領域技術人員能夠在不偏離所示的權利要求的範圍的情況下設計許多替換方案。時鐘信號φ1，φ2不需要具有相同的佔空因數。在權利要求中，任何在括號中參考數字將不能理解為限制權利要求。單詞「包括」不是排除列在權利要求中的以外的部件和步驟。在一個部件之前的單詞「一個」不是排除多個這樣的部件的存在。在裝置權利要求中枚舉了幾個裝置，這些裝置中的幾個可以包含在同一個硬體中。一定的方法分別在不同的從屬權利要求中敘述這個現象沒有指示這些方法的混合不能被用來優化。
權利要求
1.一種集成電路包括多對鎖存器(L1，L2)，分別被兩個不相重疊的時鐘信號(φ1，φ2)計時。
2.一種如權利要求1所述的集成電路，其中在相同時鐘相位(φ1或φb2)的鎖存器(L)的時鐘輸入之間設置延遲電路(τ)。
3.一種如權利要求2所述的集成電路，其中各個延遲電路(B)驅動多於一個的鎖存器。
全文摘要
一個時鐘策略被提供由於混合信號IC內部的數字電路。根據本發明的集成電路包括分別由兩個不相重疊的時鐘信號(F1，F2)來計時的多對鎖存器(L1，L2)。時鐘策略的目的是將由數字電路產生的襯底反彈保持到儘可能低。最好，不是所有的鎖存器同時計時，但是延遲被插入到時鐘線中以至於各種鎖存器不會在同時消耗電流。本發明緩和了模擬電路的襯底敏感性上的需求。
文檔編號H03K3/037GK1636320SQ03804366
公開日2005年7月6日 申請日期2003年1月27日 優先權日2002年2月21日
發明者J·P·M·范拉梅倫 申請人:皇家飛利浦電子股份有限公司