一種低功耗動態三值cmos或門電路的製作方法

2023-07-02 08:10:06 2

一種低功耗動態三值cmos或門電路的製作方法
【專利摘要】本實用新型公開了一種低功耗動態三值CMOS或門電路，包括預置電路、輸入電路和判決鎖存器控制的輸出電路；所述預置電路包括nMOS管N4和N10；所述輸入電路包括nMOS管N5、N6、N7、N8；所述判決鎖存器控制的輸出電路包括pMOS管P1、P2、P3和nMOS管N1、N2、N3、N9；所述pMOS管P1的源級接工作電壓VDD；所述nMOS管N1、N2的源級接地；所述nMOS管N4、N10的源級接電壓1/2VDD；所述預置電路N4和N10的柵極接時鐘CP信號，漏極分別接輸出和Q。本實用新型的有益效果是：具有延遲小、布線面積小、功耗低、具有很強的邏輯靈活性的優點，增加了電路的信息量。
【專利說明】—種低功耗動態三值CMOS或門電路
【技術領域】
[0001]本實用新型涉及一種CMOS或門電路，更具體說，它涉及一種低功耗動態三值CMOS或門電路。
【背景技術】
[0002]近年來，低功耗已經成為限制VLSI電路設計的關鍵因素之一，它的重要性主要體現在兩個方面:第一，隨著VLSI集成度的提高和工藝的改進，其密度和複雜性增加。如果不能很好的控制功耗，晶片產生的熱量會導致功能下降及產生穩定性問題甚至錯誤行為，同時增加封裝和散熱的成本；第二，巨大的功耗也使使用電池的可攜式設備因電池易耗盡而影響使用。
[0003]CMOS電路的集成度高、功耗低(特別是靜態功耗很小)、抗幹擾能力強等優點，使得CMOS電路成為了集成電路的主要技術。而且CMOS技術的使用範圍不斷改變，深亞微米技術和矽平面工藝設計以及封裝等技術的革新使器件密度達到了前所未有的高度，為在一塊矽片內實現一個電子系統所有功能(SOC)的夢想提供了新的機遇。
[0004]隨著集成電路工藝的快速發展，布線面積已成為制約晶片面積的最主要因素，而多值邏輯的提出為減少晶片內部連線和晶片面積提供了一種有效途徑。同時，在處理相同信息量時，使用高信息攜帶量的多值信號所需的傳輸線數遠小於使用二值信號的個數，可有效提高電路的空間和時間利用率。因此，近年來對多值邏輯的研究引起了越來越多的重視。
[0005]在實現低功耗的方法中，動態電路引起越來越多的關注，因為動態電路具有較低的功耗。在動態電路中，動態能耗控制是一項極為重要的功能，它針對電路器件是否在使用及使用的程度，通過開關來控制器件，使得不需要工作的器件關閉，從而不消耗能量。同時動態電路在速度、晶片面積等方面也比靜態電路有優勢。

【發明內容】

[0006]本實用新型的目的是克服現有技術中的不足，提供一種結構合理，功耗低和工作狀態可控的低功耗動態三值CMOS或門電路。
[0007]這種低功耗動態三值CMOS或門電路，包括預置電路、輸入電路和判決鎖存器控制的輸出電路；
[0008]所述預置電路包括nMOS管N4和NlO ;所述輸入電路包括nMOS管N5、N6、N7、N8 ;所述判決鎖存器控制的輸出電路包括PMOS管P1、P2、P3和nMOS管N1、N2、N3、N9 ;
[0009]所述pMOS管Pl的源級接工作電壓VDD ;所述nMOS管N1、N2的源級接地；所述nMOS管N4、NlO的源級接電壓1/2VDD ；
[0010]所述預置電路N4和NlO的柵極接時鐘CP信號，漏極分別接輸出&和Q ；
[0011]所述輸入電路N5、N6、N7、N8的柵極分別接輸入信號x、y、5; N5和N6串聯，N7和N8串聯；N5和N7的漏極分別接輸出&和Q ;
[0012]所述判決鎖存器控制的輸出電路包括時鐘控制電路和差分鎖存控制電路兩部分；所述時鐘控制電路，包括pMOS管Pl和nMOS管N1、N2 ;所述差分鎖存控制電路，包括pMOS管 P2、P3 和 nMOS 管 N3、N9 ；
[0013]所述判決鎖存輸出電路Pl的柵極接時鐘CP信號，N1、N2的柵極接時鐘信號；P2和N3源漏極串聯相接，相連節點為輸出信號δ.Ρ3和Ν9源漏極串聯相接，相連節點為輸





，
出信號Q ；Ρ2和Ν3柵極相連，並連接至輸出信號Q ；Ρ3和Ν9柵極相連，並連接至輸出信號Q0
[0014]本實用新型的有益效果是:差分結構使得電路具有延遲小、布線面積小、功耗低、具有很強的邏輯靈活性的優點，並且由於使用了多值技術，增加了電路的信息量，同時由於動態技術的運用，不僅進一步降低了電路功耗，而且使得電路的工作狀態可控。
【專利附圖】

【附圖說明】
[0015]圖1為本實用新型電路原理圖；
【具體實施方式】
[0016]下面結合附圖和實施例對本實用新型做進一步描述。雖然本實用新型將結合較佳實施例進行描述，但應 知道，並不表示本實用新型限制在所述實施例中。相反，本實用新型將涵蓋可包含在有附後權利要求書限定的本實用新型的範圍內的替換物、改進型和等同物。
[0017]動態電路是一類數字電路，它通過節點上的電容充放電來實現其邏輯值，而輸出邏輯值的確定是通過信號輸入和時鐘來決定的。因此，時鐘在一個周期內擔負著同步、控制和閾值充電的任務。
[0018]研究表明，雖然靜態電路使用起來很方便，而且靜態電路有時候功耗也很低，但是動態電路至少在某些電路運用中會有很快的速度，並且只需要很少的管子。靜態電路對噪聲的容限較低，而動態電路既有很小的輸入電容又有很高的電流承載能力。同時靜態電路在邏輯塊之間互連的時候需要額外的一些管子來限制傳輸延遲，動態電路就沒有這個必要。
[0019]下面結合附圖對本發明的【具體實施方式】作進一步詳細描述，本發明的目的和效果將變得更加明顯。以下實施例用於說明本發明，但不用來限制本發明的範圍。
[0020]本實用新型的一種低功耗動態三值CMOS或門電路如圖1所示。
[0021]包括:預置電路、輸入電路和判決鎖存器控制的輸出電路。
[0022]所述預置電路包括nMOS管N4和NlO ;所述輸入電路包括nMOS管N5、N6、N7、N8 ；所述判決鎖存輸出電路包括PMOS管P1、P2、P3和nMOS管N1、N2、N3、N9。
[0023]所述pMOS管Pl的源級接工作電壓VDD ;所述nMOS管N1、N2的源級接地；所述nMOS管N4、NlO的源級接電壓1/2VDD。
[0024]所述預置電路N4和NlO的柵極接時鐘CP信號，漏極分別接輸出&和Q。[0025]所述輸入電路N5、N6、N7、N8的柵極分別接輸入信號x、y、?、\ Ν5和Ν6串聯，Ν7和Ν8串聯；Ν5和Ν7的漏極分別接輸出&和Q。
[0026]所述判決鎖存器控制的輸出電路包括時鐘控制電路和差分鎖存控制電路兩部分；所述時鐘控制電路，包括pMOS管Pl和nMOS管N1、N2 ;所述差分鎖存控制電路，包括pMOS管 P2、P3 和 nMOS 管 N3、N9。
[0027]所述判決鎖存輸出電路Pl的柵極接時鐘CP信號，N1、N2的柵極接時鐘信號；P2和N3源漏極串聯相接，相連節點為輸出信號P3和N9源漏極串聯相接，相連節點為輸出信號Q ；P2和N3柵極相連，並連接至輸出信號Q ；P3和N9柵極相連，並連接至輸出信號Q0
[0028]當CP為邏輯高電平，為邏輯低電平時，N2、Pl以及NI截止，判決鎖存輸出電路關閉，沒有連接VDD(邏輯高電平)或者GND(邏輯低電平)的通路；同時N4和NlO導通，預置電路正常工作，輸出節點Q和丨&被預置為1/2VDD(邏輯中間電平)。
[0029]當CP為邏輯低電平U b邏輯高電平時，預置電路截止，N2、P1、N1均導通，判決鎖存器正常工作，這時輸出由輸入決定:
[0030](I)當輸入X、y都是高電平時，T I都為低電平，由N5和N6組成的通路導通接
地，由N7和NS組成的通路截止，Q為低電平；同時的低電平通過差分電路反饋至P3柵極，使P3導通，輸出Q為高電平。
[0031](2)當輸入X、y都是低電平時，T I都為高電平，由N5和N6組成的通路截止，由N7和NS組成的通路導通接地，輸出Q為低電平；同時Q的低電平通過差分電路反饋至P2柵極，使P2導通，&為高電平。
[0032](3)當輸入X為低電平、y為高電平，或者x為高電平、y為低電平時，由N5和N6組成的通路截止，由N7和NS組成的通`路也截止，輸出Q保持為中間電平。
[0033]以H表不輸入輸出高電平VDD, M表不輸入輸出中間電平1/2VDD, L表不輸入輸出低電平GND。根據上面的工作過程，可以總結出所述一種低功耗動態三值CMOS或門電路的工作狀態如下表所示:
[0034]
【權利要求】
1.一種低功耗動態三值CMOS或門電路，其特徵在於:包括預置電路、輸入電路和判決鎖存器控制的輸出電路； 所述預置電路包括nMOS管N4和NlO ;所述輸入電路包括nMOS管N5、N6、N7、N8 ;所述判決鎖存器控制的輸出電路包括PMOS管P1、P2、P3和nMOS管N1、N2、N3、N9 ; 所述pMOS管Pl的源級接工作電壓VDD ;所述nMOS管N1、N2的源級接地；所述nMOS管N4、N10的源級接電壓1/2VDD ； 所述預置電路N4和NlO的柵極接時鐘CP信號，漏極分別接輸出0和Q ; 所述輸入電路陽、恥、町、胳的柵極分別接輸入信號x、y、1、P.N5和N6串聯，N7和N8串聯；N5和N7的漏極分別接輸出g和Q ； 所述判決鎖存器控制的輸出電路包括時鐘控制電路和差分鎖存控制電路兩部分；所述時鐘控制電路，包括pMOS管Pl和nMOS管N1、N2 ;所述差分鎖存控制電路，包括pMOS管P2、P3 和 nMOS 管 N3、N9 ; 所述判決鎖存輸出電路Pl的柵極接時鐘CP信號，N1、N2的柵極接時鐘斤彳信號；P2和N3源漏極串聯相接，相連節點為輸出信號豆.P3和N9源漏極串聯相接，相連節點為輸出信




，號Q ；P2和N3柵極相連，並連接至輸出信號Q ；P3和N9柵極相連，並連接至輸出信號Q。
【文檔編號】H03K19/20GK203675092SQ201320853955
【公開日】2014年6月25日 申請日期:2013年12月23日 優先權日:2013年12月23日
【發明者】胡曉慧, 杭國強, 周選昌, 楊暘, 章丹豔 申請人:浙江大學城市學院