Cmos結構的製造方法

2023-06-01 22:59:01 1

Cmos結構的製造方法
【專利摘要】公開了一種製造CMOS結構的方法，包括：在半導體襯底中形成淺溝槽隔離，分別限定用於第一類型的第一和第二MOSFET的第一區域以及用於第二類型的第三和第四MOSFET的第二區域；在第一區域上方形成第一和第二柵疊層；在第二區域上方形成第三和第四柵疊層；分別為第一至第四MOSFET形成輕摻雜漏區；在第一至第二四柵疊層的側壁上形成柵極側牆；形成第一類型的源/漏區；以及形成第二類型的源/漏區；其中，第一至第四掩模分別暴露第一至第四MOSFET的有源區，並且遮擋其他區域；以及第五和第六掩模分別暴露第一區域和第二區域，並且遮擋其他區域。在該方法中，利用公共的半導體區域和公共的步驟減少掩模數量。進一步地，通過對柵極導體的摻雜來調節功函數。
【專利說明】CMOS結構的製造方法

【技術領域】
[0001] 本發明涉及半導體技術，更具體地，涉及互補金屬氧化物半導體（CMOS)結構的制 造方法。

【背景技術】
[0002] CMOS結構包括在一個半導體襯底上形成的兩種相反類型（即N型和P型）的金屬 氧化物半導體場效應電晶體（MOSFET)。CMOS結構可以用於形成低功耗的邏輯電路，因此得 到了廣泛的應用。基於CMOS結構的功率變換器控制晶片具有低功耗、集成度高、速度快的 優點。
[0003] 為了形成CMOS結構，針對至少一種類型的M0SFET，在半導體襯底中形成阱區。在 阱區中通過摻雜形成該類型的M0SFET的源/漏區。阱區的摻雜類型與其中形成的M0SFET 相反，因此，阱區實際上作為該M0SFET半導體襯底。在源/漏區和溝道區之間形成輕摻雜 漏（LDD)區，以改善溝道區電場分布和抑制短溝道效應。
[0004] 在常規的CMOS工藝中，用於形成不同類型的M0SFET的摻雜步驟基本上是彼此獨 立的。在形成一種類型的M0SFET的摻雜區時，遮擋另一種類型的M0SFET的有源區，反之亦 然。基於CMOS結構的功率變換器控制晶片包括其柵極電介質厚度不同的低壓M0SFET和高 壓M0SFET。在形成低壓M0SFET的阱區時，遮擋高壓M0SFET的阱區，反之亦然。因此，CMOS 工藝使用大量的掩模和摻雜步驟，工藝複雜，不僅導致生產成本高，而且可能由於不同掩模 之間的錯配導致產品良率低以及可靠性差。
[0005] 因此，期望進一步降低CMOS工藝的成本並減少由於工藝複雜性引入的可靠性問 題。


【發明內容】

[0006] 有鑑於此，本發明的目的在於提供一種CMOS結構的製造方法，其中可以減少掩模 的使用。
[0007] 根據本發明，提供一種製造CMOS結構的方法，包括：在半導體襯底中形成淺溝槽 隔離，所述淺溝槽隔離限定用於第一類型的第一和第二M0SFET的第一區域以及用於第二 類型的第三和第四M0SFET的第二區域；在半導體襯底的第一區域上方形成第一柵疊層和 第二柵疊層；在半導體襯底的第二區域上方形成第三柵疊層和第四柵疊層；採用第一掩 模，以及以第一柵疊層作為硬掩模，注入第一類型的摻雜劑，形成第一類型的第一輕摻雜漏 區；採用第二掩模，以及以第二柵疊層作為硬掩模，注入第一類型的摻雜劑，形成第一類型 的第二輕摻雜漏區；採用第三掩模，以及以第三柵疊層作為硬掩模，注入第二類型的摻雜 齊U，形成第二類型的第三輕摻雜漏區；採用第四掩模，以及以第四柵疊層作為硬掩模，注入 第二類型的摻雜劑，形成第二類型的第四輕摻雜漏區；在第一至第二四柵疊層的側壁上形 成柵極側牆；採用第五掩模，以及第一柵疊層、第二柵疊層、柵極側牆和淺溝槽隔離作為硬 掩模，注入第一類型的摻雜劑，形成第一類型的源/漏區；以及採用第六掩模，以及第三柵 疊層、第四柵疊層、柵極側牆和淺溝槽隔離作為硬掩模，注入第二類型的摻雜劑，形成第二 類型的源/漏區；其中，第一至第四掩模分別暴露第一至第四MOSFET的有源區，並且遮擋半 導體襯底的其他區域；以及第五和第六掩模分別暴露第一區域和第二區域，並且遮擋半導 體襯底的其他區域。
[0008] 優選地，在所述方法中，第一至第四柵疊層分別包括柵極導體和柵極電介質，並且 柵極電介質位於柵極導體和半導體襯底之間。
[0009] 優選地，在所述方法中，第一和第三柵疊層的柵極電介質具有第一厚度，以及第二 和第四柵疊層的柵極電介質具有第二厚度，並且第二厚度大於第一厚度。
[0010] 優選地，在所述方法中，在形成第三柵疊層和第四柵疊層的步驟之後，還包括：對 第三和第四柵疊層的柵極導體摻雜以調節其功函數。
[0011] 優選地，在所述方法中，柵極導體由多晶矽組成。
[0012] 優選地，在所述方法中，在形成淺溝槽隔離和形成第一柵疊層和第二柵疊層的步 驟之間，還包括以下步驟至少之一：在半導體襯底的第一區域注入第二類型的摻雜劑，形成 第二類型的第一阱區；和在半導體襯底的第二區域注入第一類型的摻雜劑，形成第一類型 的第二阱區。
[0013] 優選地，在所述方法中，在形成第一類型的源/漏區和形成第二類型的源/漏區的 步驟之後，還包括：進行快速退火和/或雷射退火以激活摻雜劑。
[0014] 優選地，在所述方法中，在形成第一類型的源/漏區和形成第二類型的源/漏區的 步驟之後，還包括：進行矽化以在第一類型的源/漏區和第二類型的源/漏區、柵極疊層的 表面形成金屬娃化物層。
[0015] 優選地，在所述方法中，第一類型為N型和P型中的一種，第二類型為N型和P型 中的另一種。
[0016] 在根據本發明的方法中，採用公共的掩模和步驟形成第一和第二MOSFET的源/漏 區，以及採用公共的掩模和步驟形成第三和第四MOSFET的源/漏區。此外，利用公共的第 一襯底區域形成柵極電介質厚度不同的第一和第二M0SFET，以及利用公共的第二襯底區域 形成柵極電介質厚度不同的第三和第四MOSFET。由於不需要為第一至第四MOSFET分別形 成具有各自的摻雜濃度的襯底區域以及分別形成各自的源/漏區，因而可以減少掩模數量 和工藝步驟。
[0017] 在優選的實施例中，採用公共的掩模和步驟形成第一和第三MOSFET的柵極電介 質，以及採用公共的掩模和步驟形成第二和第四MOSFET的柵極電介質。在進一步優選的實 施例中，採用公共的掩模和步驟對第三和第四MOSFET的柵極導體摻雜以調節其功函數。
[0018] 本發明的方法利用公共的半導體區域和公共的步驟減少掩模數量。進一步地，通 過對柵極導體的摻雜來調節功函數。該方法還可以減少由於掩模錯配導致CMOS結構失效 的問題。

【專利附圖】

【附圖說明】
[0019] 通過以下參照附圖對本發明實施例的描述，本發明的上述以及其他目的、特徵和 優點將更為清楚，在附圖中：
[0020] 圖1至17示出根據本發明的實施例的製造CMOS結構的方法的各階段的示意性截 面圖。

【具體實施方式】
[0021] 以下將參照附圖更詳細地描述本發明。在各個附圖中，相同的元件採用類似的附 圖標記來表示。為了清楚起見，附圖中的各個部分沒有按比例繪製。此外，可能未示出某些 公知的部分。為了簡明起見，可以在一幅圖中描述經過數個步驟後獲得的半導體結構。
[0022] 應當理解，在描述器件的結構時，當將一層、一個區域稱為位於另一層、另一個區 域"上面"或"上方"時，可以指直接位於另一層、另一個區域上面，或者在其與另一層、另一 個區域之間還包含其它的層或區域。並且，如果將器件翻轉，該一層、一個區域將位於另一 層、另一個區域"下面"或"下方"。
[0023] 如果為了描述直接位於另一層、另一個區域上面的情形，本文將採用"A直接在B 上面"或"A在B上面並與之鄰接"的表述方式。在本申請中，"A直接位於B中"表示A位 於B中，並且A與B直接鄰接，而非A位於B中形成的摻雜區中。
[0024] 在本申請中，術語"半導體結構"指在製造半導體器件的各個步驟中形成的整個半 導體結構的統稱，包括已經形成的所有層或區域。術語"源/漏區"指M0SFET的源區和漏 區中的至少一個。
[0025] 在下文中描述了本發明的許多特定的細節，例如器件的結構、材料、尺寸、處理工 藝和技術，以便更清楚地理解本發明。但正如本領域的技術人員能夠理解的那樣，可以不按 照這些特定的細節來實現本發明。
[0026] 除非在下文中特別指出，半導體器件的各個部分可以由本領域的技術人員公知的 材料構成。半導體材料例如包括III-V族半導體，如GaAs、InP、GaN、SiC，以及IV族半導 體，如Si、Ge。柵極導體可以由能夠導電的各種材料形成，例如金屬層、摻雜多晶矽層、或包 括金屬層和摻雜多晶矽層的疊層柵極導體或者是其他導電材料，例如為TaC、TiN、TaSiN、 HfSiN、TiSiN、TiCN、TaAlC、TiAIN、TaN、PtSix、Ni 3Si、Pt、Ru、W、和所述各種導電材料的組 合。柵極電介質可以由Si02*介電常數大於Si0 2的材料構成，例如包括氧化物、氮化物、氧 氮化物、矽酸鹽、鋁酸鹽、鈦酸鹽。並且，柵極電介質不僅可以由本領域的技術人員公知的材 料形成，也可以採用將來開發的用於柵極電介質的材料。
[0027] 本發明可以各種形式呈現，以下將描述其中一些示例。
[0028] 參照圖1至17,描述根據本發明的實施例的製造CMOS結構的方法的各個階段。
[0029] 如圖1所示，在半導體襯底101中形成淺溝槽隔離（STI) 102。該淺溝槽隔離102 用於限定CMOS結構的有源區。在一個示例中，半導體襯底101例如是單晶矽襯底。
[0030] 在優選的實施例中，在半導體襯底的表面上形成光致抗蝕劑層，然後採用光刻將 光致抗蝕劑層形成掩模，以暴露有源區以外的區域（該部分區域稱為場區）。通過已知的 蝕刻工藝，從光致抗蝕劑掩模中的開口向下蝕刻，去除半導體襯底101的一部分，形成淺溝 槽。該蝕刻可以採用幹法蝕刻，如離子銑蝕刻、等離子蝕刻、反應離子蝕刻、雷射燒蝕，或者 使用蝕刻劑溶液的選擇性的溼法蝕刻。在蝕刻之後，通過在溶劑中溶解或灰化去除光致抗 蝕劑層。
[0031] 然後，通過已知的沉積工藝，在半導體結構的表面上形成絕緣層，該絕緣層的厚度 至少足以填充淺溝槽。沉積工藝例如是選自電子束蒸發（EBM)、化學氣相沉積（CVD)、原子 層沉積（ALD)、濺射中的一種。例如通過化學機械平面化（CMP)平整半導體結構的表面並且 去除絕緣層位於淺溝槽外部的部分，形成淺溝槽隔離（STI)。
[0032] 進一步地，在半導體結構的表面上形成光致抗蝕劑層，然後採用光刻將光致抗蝕 劑層形成掩模PR1，以暴露P型M0SFET的有源區。採用常規的離子注入和驅入技術，進行 第一次離子注入，在半導體襯底101中形成用於P型M0SFET的N型阱區110,如圖2所示。 在離子注入中，摻雜劑經由掩模PR1中的開口進入半導體襯底101中。在離子注入之後，通 過在溶劑中溶解或灰化去除光致抗蝕劑層。
[0033] 為了形成N型半導體層或區域，可以在半導體層和區域中注入N型摻雜劑（例如 P、As)。通過控制離子注入的參數，例如注入能量和劑量，可以達到所需的深度和獲得所需 的摻雜濃度。
[0034] 進一步地，在半導體結構的表面上形成光致抗蝕劑層，然後採用光刻將光致抗蝕 劑層形成掩模PR2,以暴露N型M0SFET的有源區。採用常規的離子注入和驅入技術，進行 第二次離子注入，在半導體襯底101中形成用於N型M0SFET的P型阱區120,如圖3所示。 在離子注入中，摻雜劑經由掩模PR2中的開口進入半導體襯底101中。在離子注入之後，通 過在溶劑中溶解或灰化去除光致抗蝕劑層。
[0035] 為了形成P型半導體層或區域，可以在半導體層和區域中摻入P型摻雜劑（例如 B)。通過控制離子注入的參數，例如注入能量和劑量，可以達到所需的深度和獲得所需的摻 雜濃度。
[0036] 在第一次離子注入和第二次離子注入中，N型阱區110和P型阱區120分別由各 自的掩模限定。設計掩模的圖案，使得N型阱區110和P型阱區120在半導體結構的表面 上由淺溝槽隔離102隔開，在淺溝槽隔離102下方則隔開一定距離。
[0037] 進一步地，例如採用熱氧化，在半導體結構的表面上形成第一柵極電介質103,如 圖4所示。在一個示例中，第一柵極電介質103是厚度約10-15納米的氧化矽。正如下文 所述，第一柵極電介質103將用作N型高壓M0SFET和P型高壓M0SFET的柵極電介質。
[0038] 進一步地，在半導體結構的表面上形成光致抗蝕劑層，然後採用光刻將光致抗蝕 劑層形成掩模PR3。採用掩模PR3進行蝕刻。該蝕刻從光致抗蝕劑掩模中的開口向下蝕刻， 去除第一柵極電介質103的暴露部分，如圖5所示。由於蝕刻的選擇性，該蝕刻可以停止在 N型阱區110和P型阱區120的表面。在蝕刻中，掩模PR3中的圖案限定第一柵極電介質 103的形狀。在蝕刻後，通過在溶劑中溶解或灰化去除光致抗蝕劑層。
[0039] 進一步地，例如採用熱氧化，在半導體結構的表面上形成第二柵極電介質104,如 圖6所示。在一個示例中，第二柵極電介質104是厚度約2. 5-4納米的氧化矽。結果，在N 型阱區110上方形成不同厚度的第一柵極電介質103和第二柵極電介質104,以及在P型阱 區120上方形成形成不同厚度的第一柵極電介質103和第二柵極電介質104。正如下文所 述，第二柵極電介質104將用作N型低壓M0SFET和P型低壓M0SFET的柵極電介質。
[0040] 進一步地，通過上述已知的沉積工藝，在第一柵極電介質103和第二柵極電介質 104上形成柵極導體105,如圖7所示。在一個示例中，柵極導體105是厚度約200納米的 多晶娃層。
[0041] 進一步地，在半導體結構的表面上形成光致抗蝕劑層，然後採用光刻將光致抗蝕 劑層形成掩模PR4,以暴露N型M0SFET的有源區。採用常規的離子注入技術，進行第三次離 子注入，如圖8所示。在離子注入中，摻雜劑經由掩模PR4中的開口進入柵極導體106。在 離子注入之後，通過在溶劑中溶解或灰化去除光致抗蝕劑層。
[0042] 正如公知的那樣，M0SFET的閾值電壓主要由柵極導體與溝道材料的功函數之間的 差異決定。針對N型M0SFET，對柵極導體106摻雜可以改變其功函數，從而調節閾值電壓。 [0043] 進一步地，在半導體結構的表面上形成光致抗蝕劑層，然後採用光刻將光致抗蝕 劑層形成掩模PR5。採用掩模PR5進行蝕刻。該蝕刻從光致抗蝕劑掩模中的開口向下蝕刻， 去除柵極導體105、第一柵極電介質103和第二柵極電介質104的暴露部分，如圖9所示。 由於蝕刻的選擇性，該蝕刻可以停止在N型阱區110和P型阱區120的表面。在蝕刻中，掩 模PR5中的圖案限定柵疊層的形狀。在蝕刻後，通過在溶劑中溶解或灰化去除光致抗蝕劑 層。
[0044] 在圖9中示出四個M0SFET的柵疊層，從左至右分別是位於N型阱區110中的低壓 M0SFET和高壓M0SFET、以及位於P型阱區120中的低壓M0SFET和高壓M0SFET的柵疊層。
[0045] 進一步地，在半導體結構的表面上依次形成掩模PR11、PR7、PR8和PR9,分別經由 相應的掩模執行第四次至第七次離子注入，如圖10至13所示。掩模PR11、PR7、PR8和PR9 中每一個暴露一個M0SFET的有源區，同時遮擋其他M0SFET的有源區。在離子注入中，不僅 使用掩模PR11、PR7、PR8和PR9,而且柵極導體105、柵極導體106和淺溝槽隔離102-起 作為硬掩模。在離子注入後，通過在溶劑中溶解或灰化去除光致抗蝕劑層。結果，在N型阱 區110中鄰近表面的區域形成P型低壓M0SFET的LLD區114和P型高壓M0SFET的LLD區 112,以及在P型阱區120中鄰近表面的區域形成N型低壓M0SFET的LLD區113和N型高 壓 M0SFET 的 LLD 區 111。
[0046] 在P型阱區110中的離子注入中採用N型摻雜劑，從而LLD區114和112均為N型 摻雜區，並且LLD區114和112可以具有不同的濃度和分布範圍。在N型阱區120中的離 子注入中採用P型摻雜劑，從而LLD區113和111均為P型摻雜區，並且LLD區113和111 可以具有不同的濃度和分布範圍。
[0047] 進一步地，通過上述已知的沉積工藝，在半導體結構的表面上形成氮化物層。在一 個示例中，該氮化物層為厚度約5-30nm的氮化矽層。通過各向異性的蝕刻工藝（例如，反 應離子蝕刻），去除氮化物層的橫向延伸的部分，使得氮化物層位於柵極導體105和106的 垂直部分保留，從而形成柵極側牆108,如圖14所示。
[0048] 進一步地，在半導體結構的表面上形成光致抗蝕劑層，然後採用光刻將光致抗蝕 劑層形成掩模PR10。掩模PR10遮擋P型M0SFET的有源區，以及暴露N型M0SFET的有源 區。採用掩模PR10,以及柵極導體106、柵極側牆108和淺溝槽隔離102 -起作為硬掩模， 進行第八次離子注入。摻雜劑經由掩模PR10中的開口進入P型阱區120中，形成N型源/ 漏區125,如圖15所示。N型LDD區122位於柵極側牆108下方的部分保留。在離子注入 後，通過在溶劑中溶解或灰化去除光致抗蝕劑層。
[0049] 進一步地，在半導體結構的表面上形成光致抗蝕劑層，然後採用光刻將光致抗蝕 劑層形成掩模PR11。掩模PR11遮擋N型M0SFET的有源區，以及暴露P型M0SFET的有源 區。採用掩模PR11，以及柵極導體105、柵極側牆108和淺溝槽隔離102 -起作為硬掩模， 進行第九次離子注入。摻雜劑經由掩模PR11中的開口進入N型阱區110中，形成P型源/ 漏區115,如圖16所示。P型LDD區112位於柵極側牆108下方的部分保留。在離子注入 後，通過在溶劑中溶解或灰化去除光致抗蝕劑層。
[0050] 優選地，在用於形成N型M0SFET的源/漏區125和用於形成P型M0SFET的源/ 漏區115的步驟之後，可以在大約1000-1100°C的溫度下進行快速退火（spike anneal)，和 /或雷射退火（laser anneal)以激活摻雜劑。
[0051] 進一步優選地，在用於形成N型M0SFET的源/漏區125和用於形成P型M0SFET 的源/漏區115的步驟之後，通過上述已知的沉積工藝，在半導體結構的表面形成金屬層。 該金屬層由選自Ni、W、Ti、Co以及這些元素與其它元素的合金構成的組中的一種組成。在 一個示例中，該金屬層是通過濺射沉積的Co層。然後進行熱退火，例如在300-500°C的溫度 下熱退火卜1〇秒鐘。
[0052] 熱退火使得金屬層在N型M0SFET的源/漏區125和P型M0SFET的源/漏區115 的表面進行矽化反應以形成金屬矽化物層109,同時，柵極導體105、柵極導體106的表面進 行矽化反應以形成金屬矽化物層109。金屬矽化物層109可以減小源區和漏區的接觸電阻。 通過上述已知的幹法蝕刻和溼法蝕刻於矽化物溼法蝕刻去除金屬層111未反應的部分，如 圖17所示。
[0053] 在圖17中示出四個M0SFET，從左至右分別是位於N型阱區110中的低壓M0SFET T1和高壓MOSFET T2,以及位於P型阱區120中的低壓MOSFET T3和高壓MOSFET T4。
[0054] 根據該實施例，在結合圖1至17描述的步驟之後，可以在所得到的半導體結構上 形成層間絕緣層、位於層間絕緣層中的柱塞、位於層間絕緣層上表面的布線或電極，從而完 成CMOS結構的其他部分。
[0055] 在上述實施例的方法，描述了分別在半導體襯底101中形成N型阱區110和P型 阱區120的步驟。然而，如果半導體襯底101是N型的，則可以僅形成P型阱區120,而未形 成N型阱區110。類似地，如果半導體襯底101是P型的，則可以僅形成N型阱區110,而未 形成P型阱區120。
[0056] 此外，在上述實施例的方法中，描述了分別在N型阱區110中形成具有兩種不同柵 極電介質厚度的低壓MOSFET和高壓M0SFET，以及在P型阱區120中形成具有兩種不同柵 極電介質厚度的低壓MOSFET和高壓MOSFET。然而，應當理解，在N型阱區110和P型阱區 120分別可以形成具有更多種不同柵極電介質厚度的M0SFET，並且每種MOSFET的數量可以 為一個或更多個。
[0057] 應當說明的是，在本文中，諸如第一和第二等之類的關係術語僅僅用來將一個實 體或者操作與另一個實體或操作區分開來，而不一定要求或者暗示這些實體或操作之間存 在任何這種實際的關係或者順序。而且，術語"包括"、"包含"或者其任何其他變體意在涵 蓋非排他性的包含，從而使得包括一系列要素的過程、方法、物品或者設備不僅包括那些要 素，而且還包括沒有明確列出的其他要素，或者是還包括為這種過程、方法、物品或者設備 所固有的要素。在沒有更多限制的情況下，由語句"包括一個……"限定的要素，並不排除 在包括所述要素的過程、方法、物品或者設備中還存在另外的相同要素。
[0058] 依照本發明的實施例如上文所述，這些實施例並沒有詳盡敘述所有的細節，也不 限制該發明僅為所述的具體實施例。顯然，根據以上描述，可作很多的修改和變化。本說明 書選取並具體描述這些實施例，是為了更好地解釋本發明的原理和實際應用，從而使所屬 【技術領域】技術人員能很好地利用本發明以及在本發明基礎上的修改使用。本發明僅受權利 要求書及其全部範圍和等效物的限制。
【權利要求】
1. 一種製造CMOS結構的方法，包括： 在半導體襯底中形成淺溝槽隔離，所述淺溝槽隔離限定用於第一類型的第一和第二 M0SFET的第一區域以及用於第二類型的第三和第四M0SFET的第二區域； 在半導體襯底的第一區域上方形成第一柵疊層和第二柵疊層； 在半導體襯底的第二區域上方形成第三柵疊層和第四柵疊層； 採用第一掩模，以及以第一柵疊層作為硬掩模，注入第一類型的摻雜劑，形成第一類型 的第一輕摻雜漏區； 採用第二掩模，以及以第二柵疊層作為硬掩模，注入第一類型的摻雜劑，形成第一類型 的第二輕摻雜漏區； 採用第三掩模，以及以第三柵疊層作為硬掩模，注入第二類型的摻雜劑，形成第二類型 的第三輕摻雜漏區； 採用第四掩模，以及以第四柵疊層作為硬掩模，注入第二類型的摻雜劑，形成第二類型 的第四輕摻雜漏區； 在第一至第二四柵疊層的側壁上形成柵極側牆； 採用第五掩模，以及第一柵疊層、第二柵疊層、柵極側牆和淺溝槽隔離作為硬掩模，注 入第一類型的摻雜劑，形成第一類型的源/漏區；以及 採用第六掩模，以及第三柵疊層、第四柵疊層、柵極側牆和淺溝槽隔離作為硬掩模，注 入第二類型的摻雜劑，形成第二類型的源/漏區； 其中，第一至第四掩模分別暴露第一至第四M0SFET的有源區，並且遮擋半導體襯底的 其他區域；以及 第五和第六掩模分別暴露第一區域和第二區域，並且遮擋半導體襯底的其他區域。
2. 根據權利要求1所述的方法，其中第一至第四柵疊層分別包括柵極導體和柵極電介 質，並且柵極電介質位於柵極導體和半導體襯底之間。
3. 根據權利要求2所述的方法，其中第一和第三柵疊層的柵極電介質具有第一厚度， 以及第二和第四柵疊層的柵極電介質具有第二厚度，並且第二厚度大於第一厚度。
4. 根據權利要求2所述的方法，其中在形成第三柵疊層和第四柵疊層的步驟之後，還 包括：對第三和第四柵疊層的柵極導體摻雜以調節其功函數。
5. 根據權利要求2所述的方法，其中柵極導體由多晶矽組成。
6. 根據權利要求1所述的方法，其中在形成淺溝槽隔離和形成第一柵疊層和第二柵疊 層的步驟之間，還包括以下步驟至少之一： 在半導體襯底的第一區域注入第二類型的摻雜劑，形成第二類型的第一阱區；和 在半導體襯底的第二區域注入第一類型的摻雜劑，形成第一類型的第二阱區。
7. 根據權利要求1所述的方法，其中在形成第一類型的源/漏區和形成第二類型的源 /漏區的步驟之後，還包括： 進行快速退火和/或雷射退火以激活摻雜劑。
8. 根據權利要求1所述的方法，其中在形成第一類型的源/漏區和形成第二類型的源 /漏區的步驟之後，還包括： 進行矽化以在第一類型的源/漏區和第二類型的源/漏區、柵極疊層的表面形成金屬 矽化物層。
9.根據權利要求1所述的方法，其中第一類型為N型和P型中的一種，第二類型為N型 和P型中的另一種。
【文檔編號】H01L21/8238GK104143535SQ201410393085
【公開日】2014年11月12日 申請日期:2014年8月11日 優先權日:2014年8月11日
【發明者】遊步東, 呂政 , 黃賢國, 彭川 申請人:矽力傑半導體技術(杭州)有限公司