一種簡化的解碼電路結構的製作方法

2023-05-26 22:15:41

專利名稱：一種簡化的解碼電路結構的製作方法
技術領域：
本發明涉及數字電路，特別涉及一種適用於EEPROM的簡化的譯 石馬電路結構。
背景技術：
在數字電路中，解碼電路是一種常用的電路。解碼電路是由多輸 入的與非門通過對地址信號的不同排列組合進行與非運算來得出解碼 後的結果。目前的EEPR0M部分的解碼電路一般用多車敘入與非門來組成，例如 圖2中所示的與非門。然而隨著EEPROM的容量不斷增大，解碼電路佔 用的電路面積也越來越大。發明內容為了減少解碼電路的面積，本發明提出一種簡化的解碼電路結構， 包括與非門電路單元，其中每兩個相鄰的與非門電路單元連接一個 PMOS管，所述與非門電路單元中的一個輸入端僅連接到一個PMOS 管的柵極、其它輸入端都連接到兩個PMOS管的柵極。所述解碼電路為包括3-8解碼器的解碼器電路。所述與非門電路單元為三輸入一輸出的與非門電路。本發明的簡化的解碼電路結構與現有的解碼電路結構相比，具有 減少電路面積、降低成本的優點。


圖1為現有的三輸入一輸出的與非門的結構示意圖；圖2為本發明的優選實施例的簡化解碼電路結構中所用的與非門 的結構示意圖；圖3為本發明的優選實施例的簡化解碼電路結構示意圖。
具體實施方式
下面結合附圖對本發明的優選實施例進行詳細說明。本實施例中 的解碼電路為3-8解碼器電路。圖1為現有的與非門結構示意圖，如圖所示，輸入端分別為A、 B 和C,輸出端為Y,電源端為VDD,接地端為GND。其中PM0S管1連接 在輸入端C與電源VDD之間。的結構示意圖。如圖所示，圖2中的與非門電if各比圖1中的與非門電 路少用了 一隻PM0S管1 ，具體說明如下。圖3為本發明的優選實施例的簡化解碼電路結構示意圖。在圖3 的3-8解碼器電路中，X、 Y、 Z為需要進行解碼的三個輸入信號，-X、 -Y、 -Z分別為X、 Y、 Z的取反值。該3-8解碼器電路中的三輸入一輸 出與非門電路單元即為圖2中所示的與非門電路。從圖3中可以看到，該3-8解碼器電路的八個與非門電路單元中， 每兩個相鄰單元共用了一隻PM0S管，如PMOS管2。相對於原有的使用 八個如圖1所示的與非門電路單元的3-8解碼器電路，本實施例的電
路中每兩個與非門電路單元可少用一個PMOS管，則圖3的簡化解碼電 路一共可少用四個PM0S管，而同時該解碼電路的解碼功能並沒有任何變化。隨著EEPROM容量的不斷增加，以及解碼電路規才莫的不斷增大，使 用本發明的簡化解碼電路結構，可節省的PM0S管將更多。以上為本發明優選實施例的說明，但是本發明不局限於上述特定 實施例子，在不背離本發明精神及其實質情況下，熟悉本領域技術人 員可根據本發明作出各種相應改變和變形，比如解碼電路可以是2-4 解碼器，或者4-16解碼器等，這些相應改變和變形都應屬於本發明所 附權利要求保護範圍之內。
權利要求
1. 一種簡化的解碼電路結構，包括與非門電路單元，其特徵在於，每兩個相鄰的與非門電路單元連接一個PMOS管(2)，所述與非門電路單元中的一個輸入端僅連接到一個PMOS管的柵極、其它輸入端都連接到兩個PMOS管的柵極。
2、 如權利要求1所述的簡化的解碼電路結構，其特徵在於，所述 解碼電路為包括3-8解碼器的解碼器電路。
3、 如權利要求1所述的簡化的解碼電路結構，其特徵在於，所述 與非門電路單元為三輸入一輸出的與非門電路。
全文摘要
一種簡化的解碼電路結構，包括與非門電路單元，其中每兩個相鄰的與非門電路單元連接一個PMOS管，所述與非門電路單元中的一個輸入端僅連接到一個PMOS管的柵極、其它輸入端都連接到兩個PMOS管的柵極。本發明的簡化的解碼電路結構與現有的解碼電路結構相比，具有減少電路面積、降低成本的優點。
文檔編號H03K19/00GK101212218SQ20061014835
公開日2008年7月2日 申請日期2006年12月29日 優先權日2006年12月29日
發明者劉新東, 嘉 韓 申請人:上海貝嶺股份有限公司