Mtp存儲單元的製作方法
2023-06-13 00:31:41
Mtp存儲單元的製作方法
【專利摘要】本發明公開了一種MTP存儲單元，包括：選擇電晶體N1、編程電容C1和擦除電容C2；選擇電晶體N1的漏端作為MTP存儲單元的位線BL,選擇電晶體N1源端作為整個MTP存儲單元的源端SG；編程電容C1的上極板和選擇電晶體N1柵極相連，為同一個浮柵；編程電容C1的下極板是整個MTP存儲單元的字線WL；擦除電容C2的上極板作為MTP的擦除端EG；擦除電容C2的下極板與編程電容C1的上極板相連，為同一個浮柵。本發明針對傳統MTP存儲單元進行了改進和優化，能嵌入普通的邏輯工藝，不需增加額外掩膜及工藝，其應用範圍更廣，在各種數字及數模混合工藝平臺上都能有較高的編程效率，與現有MTP存儲單元相比具有更高編程效率，更高擦除性能和可靠性，能縮小MTP存儲單元的面積。
【專利說明】MTP存儲單元
【技術領域】
[0001]本發明涉及半導體製造領域，特別是涉及一種MTP存儲單元。
【背景技術】
[0002]利用Floating poly (浮柵)存儲電子是常見的 MTP (Mult1-time programmable,多次可編程器件)器件(如圖1，圖2所示)，可以嵌入普通的邏輯工藝且不需增加額外的掩膜及工藝，如美國專利US7515478B2。此種結構的MTP由三個PMOS器件組成，利用PMOS熱電子注入(CHE)進行編程，FN隧穿機制進行存儲單元的數據擦除。這種結構的MTP存儲單元是目前半導體業界最常用的一種器件架構。
[0003]編程過程是通過熱電子效應(CHE)來完成的，當編程電晶體T2的柵氧化膜較厚的時候，由於溝道電流下降和熱電子穿透柵氧化膜勢壘所需要的能量增加，碰撞電離後產生的電子需要更大的能量才能穿越到Gate Poly (多晶矽柵)，或者需要更長的時間才能穿越一定數量的電子，編程效率變差.比如當柵氧化膜厚度為155埃時，該結構在編程電壓為9V,編程時間為Is的條件下才能完成編程，速度非常慢，編程效率太差；
[0004]由於該種結構字線WL在編程電晶體這一側，那麼選擇電晶體Tl與編程電晶體T2中間共用的Floating P+ (即選擇電晶體Tl的漏端D和編程電晶體T2的源端S)的電位會對浮柵FP產生反耦合效果，使得溝道電流變小，影響編程效果(參考:
[6]Matsuoka, Fetal.「Analysis of Hot-Carrier-1nduced Degradation Mode onpMOSFET』 s，，.IEEE Transactions on Electron Devices, Vol 37, N0.6, June 1990, pages1487-1495.中對於耦合關係的描述)；另外根據現有編程操作方法，由於溝道受碰撞電離產生的空穴需漂移2個溝道區 域，才能被負電源吸收，大大影響了器件的編程速度
[0005]該MTP存儲單元的操作方法如下，對於編程，可以使用CHE機制編程，如表一所示(只作示例，不限於此)，對於擦除，可以使用FN機制。由於FN隧穿與隧穿場強直接相關，場強越大對應的隧穿電流也越大。所以在固定柵氧化膜的前提下，柵氧化膜兩端的電壓越大對應的場強也就越大。但另一方面如圖1結構所示，所能採用的最大擦除電壓受限於N阱間距(關鍵尺寸SI和S2)。原因是大電壓下,如果N講間距不充分,容易造成punch through(穿通)，並且N阱間距直接影響的是MTP存儲單元的面積。
[0006]表一、利用CHE機制編程的MTP存儲單元的操作方法
[0007]
【權利要求】
1.一種MTP存儲單元，其特徵是，包括:選擇電晶體(NI)、編程電容(Cl)和擦除電容(C2)； 選擇電晶體(NI)的漏端作為MTP存儲單元的位線(BL)，選擇電晶體(NI)源端作為整個MTP存儲單元的源端(SG)； 編程電容(Cl)的上極板和選擇電晶體(NI)柵極相連，為同一個浮柵； 編程電容(Cl)的下極板是整個MTP存儲單元的字線(WL)； 擦除電容(C2)的上極板作為MTP存儲單元的擦除端(EG)； 擦除電容(C2)的下極板與編程電容(Cl)的上極板相連，為同一個浮柵。
2.如權利要求1所述的MTP存儲單元，其特徵是:所述選擇電晶體(NI)是NMOS電晶體，編程電容(Cl)是NWC電容，擦除電容(C2)是MIP電容。
3.如權利要求1所述的MTP存儲單元，其特徵是:所述擦除電容(C2)上極板的金屬材質為矽化鎢，其厚度為1000埃?3000埃，其上極板和下極板之間介質膜是二氧化矽，其厚度為200埃?300埃。
【文檔編號】G11C16/02GK103794246SQ201210422438
【公開日】2014年5月14日 申請日期:2012年10月30日 優先權日:2012年10月30日
【發明者】仲志華 申請人:上海華虹宏力半導體製造有限公司