高壓功率集成電路隔離結構的製作方法
2023-07-09 10:04:46
專利名稱:高壓功率集成電路隔離結構的製作方法
技術領域：
本發明為一種適用於體矽工藝功率集成電路高壓器件與低壓器件之間的隔離結構，尤其涉及一種高壓功率集成電路隔離結構。
背景技術：
在功率集成電路中，P型金屬氧化物半導體(PMOS)和N型金屬氧化物半導體(NMOS)組成互補式金屬氧化物半導體(CMOS)電路。由於PMOS寄生PNP雙極電晶體，NMOS寄生NPN雙極電晶體，結合在一起就構成了PNPN的可控矽(SCR)結構。當可控矽結構被觸發時，會使該結構的電阻極大降低，有大電流流過結構。每種可控矽結構都存在固有的觸發門限，防治可控矽觸發的方法很多。
在功率集成電路的某些工作狀態下，高壓部分會對低壓部分注入載流子，觸發低壓CMOS寄生可控矽結構。本發明通過引入高低壓之間的隔離結構，減小注入載流子，防止可控矽結構觸發。
目前很多高低壓隔離結構需要特殊半導體製備工藝，在已開發工藝流程上並不適用。
發明內容本發明為一種適用於體矽工藝功率集成電路高壓器件與低壓器件之間隔離的高壓功率集成電路隔離結構，本發明能夠有效防止體矽高壓功率集成電路中寄生可控矽結構觸發。
本發明採用如下技術方案一種高壓功率集成電路隔離結構，包括P型襯底，在P型襯底設有N型外延，在N型外延上設有2塊場氧化層，在N型外延上設有重摻雜N型區且該重摻雜N型區位於2塊場氧化層之間，在N型外延內設有2個P型隔離阱，該2個P型隔離阱分別位於2塊場氧化層的下方，並且該2個P型隔離阱將N型外延分隔成3塊，上述重摻雜N型區位於2個P型隔離阱之間，在2個P型隔離阱的上端分別設有重摻雜P型區，上述重摻雜N型區及重摻雜P型區與零電位相連接。
與現有技術相比，本發明具有如下優點(1)本發明的結構能夠有效吸收功率集成電路工作時從高壓結構注入到襯底，再注入到低壓結構的載流子，從而提高低壓CMOS結構寄生可控矽觸發的難度。
(2)本發明結構中，兩個P型隔離阱之間的外延小島接零電位，使吸收的載流子流入大地，而不是流入低壓電源，這樣能夠避免由於載流子注入低壓電源引起晶片可靠性問題。
(3)本發明的隔離結構，僅僅利用晶片版圖的設計即可防止可控矽觸發，所有工藝與原工藝流程兼容，因此不需要修改固有工藝流程，不需增加工藝成本。
圖1是隔離結構剖面圖。
圖2是本發明隔離結構襯底電流示意圖。
圖3是傳統隔離結構襯底電流示意圖。
具體實施方式參照圖1，一種高壓功率集成電路隔離結構，包括P型襯底1，在P型襯底1設有N型外延2，在N型外延2上設有2塊場氧化層3、4，在N型外延2上設有重摻雜N型區5且該重摻雜N型區5位於2塊場氧化層3、4之間，在N型外延2內設有2個P型隔離阱6、7，該2個P型隔離阱6、7分別位於2塊場氧化層3、4的下方，並且該2個P型隔離阱6、7將N型外延2分隔成3塊，上述重摻雜N型區5位於2個P型隔離阱6、7之間，在2個P型隔離阱6、7的上端分別設有重摻雜P型區8、9，上述重摻雜N型區5及重摻雜P型區8、9與零電位相連接。在場氧化層3、4、重摻雜P型區8、9及重摻雜N型區5上設有介質層10，在介質層10設有接零電位金屬11且該接零電位金屬11與重摻雜N型區5及重摻雜P型區8、9連接。
在圖2中給出了本發明結構襯底電流示意圖，圖3給出了傳統的單個P型隔離阱襯底電流示意圖，說明本發明結構吸收襯低電流的能力顯著提高。
本發明在製備時，首先選擇P型襯底，製作深N型外延，然後製備穿通外延的P型隔離阱，然後製備場氧化層，然後進行重摻雜N型區注入和重摻雜P型區注入，然後澱積介質層並刻蝕，接下來是接零電位金屬引線的製備及鈍化處理，整個工藝過程完全與原外延功率集成電路製備工藝兼容。
權利要求
1.一種高壓功率集成電路隔離結構，包括P型襯底(1)，在P型襯底(1)設有N型外延(2)，在N型外延(2)上設有2塊場氧化層(3、4)，其特徵在於在N型外延(2)上設有重摻雜N型區(5)且該重摻雜N型區(5)位於2塊場氧化層(3、4)之間，在N型外延(2)內設有2個P型隔離阱(6、7)，該2個P型隔離阱(6、7)分別位於2塊場氧化層(3、4)的下方，並且該2個P型隔離阱(6、7)將N型外延(2)分隔成3塊，上述重摻雜N型區(5)位於2個P型隔離阱(6、7)之間，在2個P型隔離阱(6、7)的上端分別設有重摻雜P型區(8、9)，上述重摻雜N型區(5)及重摻雜P型區(8、9)與零電位相連接。
2.根據權利要求
1所述的高壓功率集成電路隔離結構，其特徵在於在場氧化層(3、4)、重摻雜P型區(8、9)及重摻雜N型區(5)上設有介質層(10)，在介質層(10)設有接零電位金屬(11)且該接零電位金屬(11)與重摻雜N型區(5)及重摻雜P型區(8、9)連接。
專利摘要
本發明公開了一種適用於體矽工藝功率集成電路高壓器件與低壓器件之間隔離的高壓功率集成電路隔離結構，包括P型襯底，在P型襯底設有N型外延，在N型外延上設有2塊場氧化層，在N型外延上設有重摻雜N型區且該重摻雜N型區位於2塊場氧化層之間，在N型外延內設有2個P型隔離阱，該2個P型隔離阱分別位於2塊場氧化層的下方，並且該2個P型隔離阱將N型外延分隔成3塊，上述重摻雜N型區位於2個P型隔離阱之間，在2個P型隔離阱的上端分別設有重摻雜P型區，上述重摻雜N型區及重摻雜P型區與零電位相連接。本發明能夠有效防止體矽高壓功率集成電路中寄生可控矽結構觸發。
文檔編號H01L27/04GK1996599SQ200610098373
公開日2007年7月11日 申請日期2006年12月15日
發明者易揚波, 徐申, 李海松, 孫偉鋒, 夏曉娟, 李 傑, 時龍興 申請人:東南大學導出引文BiBTeX, EndNote, RefMan