地址解碼器、存儲裝置、處理器裝置、以及地址解碼方法
2023-07-19 05:32:16
專利名稱:地址解碼器、存儲裝置、處理器裝置、以及地址解碼方法
技術領域：
本發明涉及用於在為諸如CPU(中央處理單元)的處理器裝置提供的SRAM(靜態RAM)中對地址信號進行解碼處理的技術。
背景技術：
在CPU(中央處理單元)的寄存器和高速緩存存儲器中使用的SRAM(靜態RAM)電路，設有用於在其中存儲數據的多個存儲器單元，所述多個存儲器單元被布置為陣列形式。
圖7是示出SRAM的解碼電路和存儲器單元的視圖。圖8是將圖7的解碼電路示出為其兩個部分(預解碼器和主解碼器)的組合的圖。在這種情況下，在圖7和圖8的示例中，只例示了所述多個存儲器單元中的一個。圖9是示出先前的SRAM的解碼電路和存儲器單元的視圖。這個示例是通過由動態電路構成的「與非」電路來實現的，所述動態電路是這樣的電路，即，其中，在沒有輸入時鐘時，由單個pMOS電路[p溝道MOS(金屬氧化物半導體)]執行預充電，並由多個nMOS(n溝道MOS)電路構成邏輯函數。
在下文中，有時也將使用動態電路配置電路稱為「對電路進行動態化」。
如圖7所示，SRAM 50包括按陣列形式排列的多個存儲器單元51(單元陣列53；見圖9)和解碼電路(解碼器)52。這些解碼電路52和存儲器單元51通過字線(選擇信號線)54相互連接。
解碼電路52對地址信號進行解碼(地址解碼)，並且對應於每一存儲器單元51而設置。該解碼電路52對從SRAM 50的外部接收的地址信號進行解碼並激活對應於解碼結果的字線54，由此執行針對對應的存儲器單元51的讀/寫處理。
以下，以標號AD[*](*是0到i-1的整數；i是表示地址的位寬度的自然數)表示輸入地址，並且輸入對應於該輸入地址的地址信號。此外，標號PC表示預充電信號，而標號EN表示使能信號。
圖9的示例示出解碼電路52的結構，解碼電路52對形成單元陣列53的存儲器單元51-1到51-5中的存儲器單元51-2進行激活。
一般而言，如圖8和圖9所示，考慮到電路尺寸、布線方便、以及延遲，由兩個部分(預解碼電路(預解碼器)521和主解碼電路(主解碼器)522)形成解碼電路52。預解碼器521設有由多個組合邏輯電路形成的解碼單元55a，而主解碼器522設有同樣由多個組合邏輯電路形成的解碼單元55b。在圖9中，為便於例示，只示出了一個解碼單元55b。
在預解碼器521中，將地址信號輸入到每個解碼單元55a並使其經受預解碼處理。在此之後，將來自解碼單元55a的輸出信號輸入到主解碼器522的解碼單元55b並使其經受主解碼處理。
此外，對於先前的SRAM 50，由於使用負邏輯的結構，從良好兼容性的角度出發，由採用其中將解碼結構分成預解碼器和主解碼器的解碼處理中的「與非」邏輯，來實現這些預解碼器521和主解碼器522。
在SRAM 50的技術中要求加快地址解碼處理的速度。例如，下面的專利文獻1公開了這樣一種技術，其中，在激活給出關於存儲器單元操作的指令的控制信號之前將地址信號傳送到解碼器。結果，在激活控制信號之後激活解碼器，由此輸出解碼信號，以便增加存取速度並防止錯誤操作。
還使用了下面的用於提高SRAM 50中的地址解碼速度的技術使靜態電路動態化；增加驅動功率，由此改善延遲；減少串聯連接的n溝道電晶體樹的級數並調節其尺寸。
這裡，如圖9所示，使靜態電路動態化是一種只使用nMOS電晶體而不使用pMOS電晶體形成電路的技術。結果，因為可以減小pMOS電晶體的負載，所以在速度上改進了電路。
專利文獻1
日本特開No.2002-63792然而，在這種先前的SRAM中，如果為了提高地址解碼的速度而簡單地增加電晶體的驅動功率(驅動能力)，則增大了電晶體的尺寸，從而擴大了布局面積並且增加了解碼器的輸入電容和功耗。
此外，在由「與非」邏輯實現解碼處理的情況下，假定地址輸入的數量是N，而預解碼器輸入的數量是i，則到主解碼器的輸入的數量是j＝CELL(N/i)(CELL(x)…關於x的天棚函數(ceiling function))。即使執行動態化，與(粗略估算的)(i+j)步長並行的選通傳遞時間對於地址解碼處理也是必需的。
這裡，可以使用「或非」邏輯代替「與非」邏輯來實現解碼處理。此外，可以對這種「或非」邏輯進行動態化(動態「或非」電路)。通過使用動態「或非」電路實現解碼電路52，不考慮地址的數量而使解碼時間固定(例如，兩個步長)，從而可以在速度上改進地址解碼。
然而，在由動態「或非」電路實現解碼電路時，(1)當其與輸入地址匹配時其輸出保持「H」狀態，而(2)當其與輸入地址不匹配時其輸出從「H」狀態變成「L」。即，除執行解碼的時間之外，激活所有的字線54，由此增加了功耗，從而從操作的角度來看這不是優選的。
圖10是示出先前的SRAM的解碼電路和存儲器單元的視圖。在這個示例中，由動態「或非」電路實現解碼電路52，並且為主解碼器522的輸出設置了「與」電路。同樣，在圖10的示例中，為便於例示，只例示了一個解碼單元55b。
為了減少功耗，圖10的示例在主解碼器522的解碼單元55b輸出端處設有「與」電路56。向這個「與」電路56輸入主解碼器522的輸出和使能時鐘(EN_B)，並且主解碼器522的輸出隨這個使能時鐘而被脈衝化。
然而，如圖10所示，因為先前的SRAM 50具有設置在主解碼器522的輸出端處的「與」電路56，所以需要設置用於產生使能時鐘的電路。另外，在主解碼器522中，需要在解碼單元55b的輸出之間執行的定時調節使該電路結構複雜化，並且定時調節易出故障。
此外，必須保證操作，以防止由製造SRAM 50時半導體器件的小型化和高密度封裝所導致的製造變化。因此，必須確保充分的準備(set-up)時間(從確定信號時到改變時鐘時的最小裕度時間)。
發明內容鑑於前述問題，本發明的目的是(i)簡化電路結構，(ii)提高處理的速度，並且(iii)減少功耗。
為了達到上述目的，根據本發明，提供了一種連接到存儲器單元的地址解碼器，用於根據輸入的地址信號選擇性地激活所述存儲器單元，所述地址解碼器包括多個解碼單元，各由組合邏輯電路構成；取反電路，對所述解碼單元的輸出進行取反；「與」電路，在已由所述取反電路取反的所述解碼單元的輸出信號與所述多個解碼單元的另一個輸出信號之間執行邏輯「與」運算。
作為優選特徵，所述地址解碼器進一步包括多個預解碼單元，對輸入的地址信號進行解碼，其中所述解碼單元連接到所述多個預解碼單元，接收所述多個預解碼單元的輸出，並對其執行進一步的解碼。
作為一般特徵，提供了一種存儲裝置，其包括多個存儲器單元，用於在其中存儲信息；和地址解碼器，連接到所述存儲器單元，並根據輸入的地址信號選擇性地激活所述存儲器單元，所述地址解碼器包括多個解碼單元；取反電路，對所述解碼單元的輸出進行取反；「與」電路，在已由所述取反電路取反的所述解碼單元的輸出信號與所述多個解碼單元的另一個輸出信號之間執行邏輯「與」運算，並輸出運算結果，作為用於激活所述存儲器單元的選擇信號。
作為優選特徵，所述存儲裝置進一步包括多個預解碼單元，對輸入的地址信號進行解碼，其中所述解碼單元連接到所述多個預解碼單元，接收所述多個預解碼單元的輸出，並對其執行進一步的解碼。
作為一般特徵，提供了一種處理器裝置，其包括存儲裝置，該存儲裝置包括多個存儲器單元，用於在其中存儲信息；和地址解碼器，其連接到所述存儲器單元並根據輸入的地址信號選擇性地激活存儲器單元，所述地址解碼器包括多個解碼單元，各由組合邏輯電路構成；取反電路，對所述解碼單元的輸出進行取反；「與」電路，在已由所述取反電路取反的所述解碼單元的輸出信號與所述多個解碼單元的另一個輸出信號之間執行邏輯「與」運算，並輸出運算結果，作為用於激活所述存儲器單元的選擇信號。
作為優選特徵，所述地址解碼器包括多個預解碼單元，對輸入的地址信號進行解碼，其中所述解碼單元連接到所述多個預解碼單元，接收所述多個預解碼單元的輸出，並對其執行進一步的解碼。
作為另一個一般特徵，提供了一種用於存儲裝置的地址解碼方法，其根據輸入的地址信號選擇性地激活存儲器單元，所述方法包括解碼步驟，利用組合邏輯電路對輸入的地址信號進行解碼；取反步驟，對通過解碼步驟獲得的解碼結果進行取反；以及「與」運算步驟，在已由取反步驟進行取反的解碼結果與通過解碼步驟獲得的另一個解碼結果之間執行邏輯「與」運算，並輸出運算結果，作為用於激活所述存儲器單元的選擇信號。
作為優選特徵，所述解碼步驟包括多個預解碼步驟，用於對輸入的地址信號進行解碼；和主解碼步驟，用於接收通過所述多個預解碼步驟獲得的解碼結果，並對其執行進一步的解碼。
本發明保證至少一個下面的有利結果(1)簡化電路結構，以便減小電路面積並提高處理速度；(2)減少功耗；(3)減少電路設計的工作量；(4)對於製造LSI時的製造變化，可以期待定時自校正效果。
結合附圖閱讀時，根據下面的詳細描述，本發明的其它目的和進一步的特徵將變得明顯。
圖1是示意性地示出根據本發明一個優選實施例的SRAM的結構的圖；圖2是示意性地示出包括根據本實施例的SRAM的處理器的結構的 圖3是用於描述由圖2的處理器執行的處理的視圖；圖4(a)和圖4(b)是各用於描述在根據本實施例的SRAM中使用的「或非」電路的視圖；圖5(a)和圖5(b)是各用於描述根據本實施例的SRAM的主解碼器的結構的視圖；圖6是示出根據本實施例的SRAM的結構的具體示例的視圖；圖7是示出SRAM的解碼電路和存儲器單元的視圖；圖8是示出圖7的解碼電路的預解碼器和主解碼器的視圖；圖9是示出先前的SRAM的解碼電路和存儲器單元的視圖；以及圖10是示出先前的SRAM的解碼電路和存儲器單元的視圖。
具體實施方式現在參照相關附圖來描述本發明的一個優選實施例。
圖1是示意性地示出根據本發明一個優選實施例的SRAM的結構的圖；圖2是示意性地示出包括根據本實施例的SRAM的處理器的結構的圖；圖3是用於描述由圖2的處理器執行的處理的視圖。
如圖2所示，把根據本發明一個優選實施例的SRAM[靜態隨機存取存儲器；不需要存儲操作(更新)的半導體存儲電路]用作諸如L1高速緩存和L2高速緩存的存儲器電路，該存儲器電路設置在諸如CPU(中央處理單元)的處理器(處理器裝置)100的同一晶片中。在這種情況下，圖2是處理器100的剖視圖。
如圖3所示，在處理器100中，L1高速緩存102a充當數據高速緩存，用於在處理器100的處理執行時執行諸如數據加載和數據存儲等的處理。此外，L1高速緩存102b充當指令高速緩存，執行諸如取指令(指令取出)的處理。
如圖1所示，本實施例的SRAM 20包括地址解碼器10和存儲器單元陣列30。
存儲器單元陣列30包括按陣列形式排列的多個(在圖1中為3個)存儲器單元17-1、17-2以及17-3。存儲器單元17-1、17-2以及17-3中的每一個都在其中存儲數據，由此保存各種信息。
在下文中，當需要指定一個特定存儲器單元時，使用標號17-1、17-2以及17-3。然而，當指定任意的存儲器單元時，使用標號17。
為所述多個存儲器單元17中的每一個對應地設置對從SRAM 20外部接收的地址信號進行解碼(地址解碼；解碼，分析)的地址解碼器10，並將地址解碼器10通過字線(選擇信號線)40連接到對應的存儲器單元17。
在這種情況下，以標號AD[*](其中*是從0到i-1的整數；i是代表地址位寬度的自然數)表示輸入地址，並且輸入對應於這個輸入地址的地址信號。此外，以標號PC表示預充電信號；以標號EN表示使能信號。
如圖1所示，地址解碼器10具有預解碼器(預解碼器電路)11和主解碼器(主解碼電路)12。預解碼器11包括多個(在圖1中為3個)預解碼單元(解碼單元)15-1、15-2以及15-3；主解碼器12包括多個(在圖1中為3個)主解碼單元(解碼單元)13-1、13-2以及13-3。
預解碼器11和主解碼器12評估輸入信號與已預先設置的地址數據是否匹配，由此完成解碼處理。
在下文中，當需要指定一個特定的預解碼單元時，使用標號15-1、15-2以及15-3。當指定任意的預解碼單元時，使用標號15。類似地，當需要指定一個特定的主解碼單元時，使用標號13-1、13-2以及13-3。當指定任意的主解碼單元時，使用標號13。
在當前的SRAM 20中，預解碼單元15-1、15-2以及15-3和主解碼單元13-1、13-2以及13-3各由動態「或非」電路(由動態電路構成的「或非」電路)實現。
圖4(a)和圖4(b)是各用於描述在根據本實施例的SRAM 20中使用的動態「或非」電路的視圖。圖4(a)示出靜態「或非」電路的示例；圖4(b)示出動態「或非」電路的示例。
如圖4(a)所示，例如，靜態「或非」(靜態-或非)電路包括非門(非電路)63和64、pMOS電晶體61以及nMOS電晶體62。非門64的數量[在圖4(a)中為4個]等於輸入信號的數量。非門64對從外部輸入的地址信號A1到A4進行取反，並產生信號xa1、xa2、xa3以及xa4。
pMOS電晶體61的數量[在圖4(a)中為4個]等於輸入信號的數量，並且這些pMOS電晶體被串聯布置。將輸入信號A1到A4的取反信號xa1到xa4對應輸入到每一個pMOS電晶體61。nMOS晶體62的數量[在圖4(a)中為4個]等於輸入信號的數量，並被並聯布置在pMOS電晶體61的下遊。
這種靜態「或非」電路輸出輸入信號A1、A2、A3以及A4之間的「與」，作為輸出信號X1。即，X1＝A1·A2·A3·A4成立(在下文中，「·」表示「與」運算)。
另外，如圖4(a)所示，設置在靜態「或非」電路的輸出端的非門(非電路)63使該電路成為靜態「或」(靜態-或)電路，並獲得輸出信號X2。即X2＝
X1＝
A1·A2·A3·A4然而，因為在圖4(a)中示出的靜態「或非」電路包括多個串聯連接的pMOS電晶體61，所以輸出信號X1從低向高的轉變較慢。
與之對照，如圖4(b)所示，在當前的SRAM 20的地址解碼器10中使用的動態「或非」(動態-或非)電路包括非門(「非」電路)64、nMOS電晶體62-1、62-2、62-3、62-4和62-5、以及預充電電晶體65。
非門64的數量[在圖4(b)中為4個]等於輸入信號的數量。非門64對從外部輸入的地址信號A1到A4進行取反，並產生信號xa1、xa2、xa3以及xa4。
這些nMOS電晶體62-1、62-2、62-3以及62-4被並聯布置，並接收由非門64對輸入信號A1到A4進行取反後的取反信號xa1到xa4。此外，將nMOS電晶體62-5連同預充電電晶體(PC)65與nMOS電晶體62-1串聯布置。
預充電電晶體65對要被預先預充電到「高」的動態節點(nd)進行設置，並在多於一個的輸入端子變成「高」時使該動態節點(nd)放電到「低」。
動態「或非」電路輸出輸入信號A1、A2、A3以及A4之間的「與」，作為輸出信號Y1。即，Y1＝A1·A2·A3·A4成立。
此外，如圖4(b)所示，設置在動態「或非」電路的輸出端的取反電路66使該電路成為動態「或」(動態-或)電路，並可以獲得輸出信號Y2。即Y2＝
Y1＝
A1·A2·A3·A4取反電路66包括非門63和保持器電晶體(保持器)67，一旦輸出變成「低」該保持器67就強制維持高電平。在該動態電路中，當預充電電晶體65處於截止狀態並且所有輸入端子的電平為低時，動態節點(nd)落入被稱為浮接狀態的不穩定狀態，在該狀態下該動態節點既不連接到Vdd也不連接到Vss。在正常使用的情況下，這種狀態將導致錯誤操作，因而，保持器電晶體67防止由於洩漏而導致的電平降低。
因為動態「或非」電路是由nMOS電晶體構成的，所以可以減少pMOS電晶體的負載，從而簡化並在速度上改進該電路。
此外，在當前的SRAM 20中，主解碼器12具有設置在主解碼單元13-1、13-2和13-3下遊的「與」電路14-1、14-2和14-3以及非門(「非」電路)16-1、16-2和16-3。
在下文中，當需要指定一個特定的「與」電路時，使用標號14-1到14-3。然而，當指定任意的「與」電路時，使用標號14。同樣地，當需要指定一個特定的主非門時，使用標號16-1到16-3。然而，當指定任意的主非門時，使用標號16。
非門(取反信號產生單元，取反電路)16對來自主解碼單元13的輸出信號進行取反。這個非門16接收來自主解碼單元13的輸出信號。此外，將已由非門16取反的來自主解碼單元13的輸出信號輸入到「與」電路14。
「與」電路14獲得一個解碼單元的輸出信號與已由非門16取反的另一個解碼單元13的輸出信號之間的邏輯「與」，並輸出結果，作為用於激活存儲器單元17的選擇信號。
這個「與」電路14接收設置在「與」電路14上遊的主解碼單元13的輸出信號，以及鄰近上述主解碼單元13的另一個主解碼單元13的輸出信號，該輸出信號是經非門16取反的取反信號。
在圖1的示例中，例如，「與」電路14-1接收主解碼單元13-1的輸出信號和從主解碼單元13-2輸出之後經非門16-1取反的輸出信號(取反信號)。類似地，「與」電路14-2接收主解碼單元13-2的輸出信號和從主解碼單元13-3輸出之後經非門16-2取反的輸出信號(取反信號)。
圖5(a)和圖5(b)是用於描述根據本實施例的SRAM 20的主解碼器12的結構的圖。圖5(a)示出執行解碼處理之前的初始狀態的示例；圖5(b)示出執行解碼處理之後的狀態。
例如，如果在圖5(a)示出的狀態下執行解碼處理，則主解碼單元13-1和主解碼單元13-3輸出「低(L)」，而主解碼單元13-2輸出「高(H)」。在此情況下，如圖5(b)所示，選中字線40-2，並且其狀態從「L」變成「H」，而其它線40-1和40-3的狀態保持「L」。
結果，可以對連接到字線40-2的存儲器單元17執行數據讀/寫處理。
在地址解碼器10中，與輸入地址不匹配的解碼器的輸出電勢從「H」變成「L」。如果這個未選中的電路的輸出結果被認為是從「高(H)」變成「低(L)」的脈衝信號，則可以將經非門16取反之後的這個信號視為「已經受過來自主解碼單元13的輸出(主解碼單元輸出)的定時調節的使能時鐘」。
即，通過獲得上述的與另一個主解碼單元13的輸出之間的邏輯「與」，主解碼單元13能夠實現操作，使得(1)選中的字線40的狀態從「L」變成「H」，而(2)其它字線40的狀態保持「L」。
換句話說，在當前的SRAM 20中，主解碼單元13能夠使用從與其鄰近的另一個主解碼單元13輸出之後經非門16取反為使能時鐘的信號。這種布置消除了準備用於產生使能時鐘的電路的必要性，由此簡化了電路構造並減少了功耗。另外，不需要在主解碼器12的主解碼單元13之間執行定時調節。
圖6是示出根據本發明一個優選實施例的SRAM 20的結構的具體示例的圖。下面參照圖6，描述由當前的SRAM 20的地址解碼器10執行的處理。
圖6的示例示出用於存儲器單元陣列30中的存儲器單元17-2的地址解碼器10。在圖6的示例中，輸入6位的地址信號(AD[0]到AD[5])。預解碼器11包括預解碼單元15-1到15-6；主解碼器12包括主解碼單元13-1到13-4。另外，在圖6的示例中，省略每個預解碼單元(15)的保持器電晶體67(見圖4)。
向每個預解碼單元15輸入任意兩個地址位。在主解碼器12中，從預解碼器11向每個主解碼單元13輸入三根信號線。
在這個預解碼單元15中，當輸入的地址信號與已預先設置的地址數據匹配時，節點152輸出「L」，否則，節點151放電並向節點152輸出「H」。
主解碼單元13包括「或非」單元131和「與非」單元132。主解碼單元13接收預解碼單元15的結果並對其執行解碼處理。
如果「或非」單元131的解碼處理結果與已預先設置的地址數據匹配，則節點133保持「H」。如果該結果與地址數據不匹配，則節點133放電到「L」。
解碼結果被輸出到後一級處的「與非」單元132，並經由非門16被輸出到鄰近的主解碼單元13的「與非」單元132，作為使能信號(見箭頭a)。
「與非」單元132接收「或非」單元131的結果和來自另一主解碼單元13的使能信號。只有當符合條件時，「與非」單元132才使該結果轉變成脈衝(「L到H」)，或者相反，向字線40輸出「L」。利用這種布置，可以對任意的單元執行讀/寫操作。
在這種情況下，如果在鄰近的主解碼單元13之間形成輸出結果鏈，則錯誤操作依賴於輸入的組合而發生，因為預解碼器11(預解碼單元15)的輸出並非總是同時到達主解碼器12(主解碼單元13)。更具體地，在由「或非」電路做出判決之前，可以接收來自另一主解碼單元13的使能信號，由此導致字線40的多個選中。
因此，必需在發送/接收使能信號的主解碼單元13的輸入信號之間確認到達時間。例如，假定針對主解碼單元13的輸入的數量是n，必需評估錯誤操作是否在最多2n個信號之間發生，以便增加仿真模式的數量。
因此，在本實施例中，當由每一主解碼單元13接收的經預解碼的信號的數量是n時，(n-1)個輸入信號構成一組，並在這個組中執行使能信號的發送/接收。
在圖6的示例中，從預解碼器11向每個主解碼單元13輸入三根信號線(n＝3)。在這三根信號線A、B和C中，信號A和信號B布置在公共組中，由此使得可以收發使能信號。
結果，將其中應當考慮變化的信號的數量減少到2，因而，在這兩個信號之間確保的定時可以抑制錯誤操作，以便減少在電路設計所需的工作量。
這樣，根據本實施例的SRAM 20，提高了解碼器的處理速度。另外，消除了用於產生針對主解碼單元13的使能信號的附加電路的必要性，由此簡化了電路結構。
此外，在主解碼器12中產生針對主解碼器的使能信號12，使得不需要對每個輸入信號進行定時調節。因此，減少了電路設計所需的工作量。
此外，對於製造LSI時的製造變化，也可以期待定時自校正效果。
此外，決不應當將本發明限於上述例示的實施例，而在不背離本發明要旨的情況下可以提出各種變化或修改。
例如，向地址解碼器10輸入的位數量不應當限於6，而可以應用2到5位或多於7位。
此外，預解碼單元15和主解碼單元13的結構決不應當限於上述實施例的結構，而在不背離本發明要旨的情況下可以提出各種變化或修改。
本發明可以概括如下。
提供了一種處理器裝置，其包括半導體存儲器，該半導體存儲器包括多個存儲器單元，用於在其中存儲數據；地址解碼器，對應於所述多個存儲器單元而設置，用於根據在其中輸入的地址信號選擇性地激活一個存儲器單元，並且該地址解碼器包括
多個解碼單元，各由動態「或非」電路構成；取反信號產生單元，對所述多個解碼單元中的第一解碼單元的輸出進行取反；以及「與」電路，在已由取反信號產生單元取反的第一解碼單元的輸出信號與鄰近於第一解碼單元的第二解碼單元的輸出信號之間執行邏輯「與」運算，並輸出邏輯「與」運算的結果，作為選擇信號。
作為優選特徵，所述地址解碼器包括預解碼器，其對地址信號進行預解碼；和主解碼器，設置在預解碼器的下遊，用於對已由預解碼器預解碼的地址信號進行解碼，所述主解碼器包括多個解碼單元，各由動態「或非」電路構成；取反信號產生單元；以及「與」電路。
作為一般特徵，提供了一種半導體存儲電路，其包括多個存儲器單元，用於在其中存儲數據；和地址解碼器，對應於所述多個存儲器單元而設置，用於根據在其中輸入的地址信號選擇性地激活一個存儲器單元，所述地址解碼器包括多個解碼單元，各由動態「或非」電路構成；取反信號產生單元，其對所述多個解碼單元中的第一解碼單元的輸出進行取反；以及「與」電路，在已由取反信號產生單元取反的第一解碼單元的輸出信號與鄰近第一解碼單元的第二解碼單元的輸出信號之間執行邏輯「與」運算，並輸出邏輯「與」運算的結果，作為選擇信號。
作為優選特徵，所述地址解碼器包括預解碼器，其對地址信號進行預解碼；和主解碼器，設置在預解碼器的下遊，用於對已由預解碼器預解碼的地址信號進行解碼，所述主解碼器包括多個解碼單元，各由動態「或非」電路構成；取反信號產生單元；以及「與」電路。
作為又一一般特徵，提供了一種地址解碼器，其對應於多個存儲器單元而設置，用於根據在其中輸入的地址信號選擇性地激活一個存儲器單元，該地址解碼器包括多個解碼單元，各由動態「或非」電路構成；取反信號產生單元，對所述多個解碼單元中的第一解碼單元的輸出進行取反；以及「與」電路，在已由取反信號產生單元取反的第一解碼單元的輸出信號與鄰近於第一解碼單元的第二解碼單元的輸出信號之間執行「與」運算，並輸出邏輯「與」運算的結果，作為選擇信號。
作為優選特徵，所述地址解碼器進一步包括預解碼器，其對地址信號進行預解碼；和主解碼器，設置在預解碼器的下遊，用於對已由預解碼器預解碼的地址信號進行解碼，所述主解碼器包括多個解碼單元，各由動態「或非」電路構成；取反信號產生單元；以及「與」電路。
本發明的應用不應當限於地址信號解碼，並且可以將本申請應用於對各類信息的解碼處理。
權利要求
1.一種連接到存儲器單元(17)的地址解碼器，用於根據輸入的地址信號選擇性地激活所述存儲器單元(17)，所述地址解碼器包括多個解碼單元(13)，各由組合邏輯電路構成；取反電路(16)，對所述解碼單元(13)的輸出進行取反；「與」電路(14)，對所述解碼單元(13)的輸出信號中的一個和經所述取反電路(16)取反的所述解碼單元(13)的輸出信號中的另一個，執行邏輯「與」運算。
2.如權利要求
1所述的地址解碼器，進一步包括多個預解碼單元(15)，對輸入的地址信號進行解碼；和主解碼單元(13)，連接到所述多個預解碼單元(15)，接收所述多個預解碼單元(15)的輸出，並對其執行進一步的解碼。
3.一種存儲器裝置，包括多個存儲器單元(17)，用於在其中存儲信息；和地址解碼器(10)，連接到所述存儲器單元(17)，用於根據輸入的地址信號選擇性地激活所述存儲器單元(17)，所述地址解碼器(10)包括多個解碼單元(13)，各由組合邏輯電路構成；取反電路(16)，對所述解碼單元(13)的輸出進行取反；「與」電路(14)，對所述解碼單元(13)的輸出信號中的一個和經所述取反電路(16)取反的所述解碼單元(13)的輸出信號中的另一個，執行邏輯「與」運算，並輸出運算結果，作為用於激活所述存儲器單元(17)的選擇信號。
4.如權利要求
3所述的存儲器裝置，進一步包括多個預解碼單元(15)，對輸入的地址信號進行解碼；和主解碼單元(13)，連接到所述多個預解碼單元(15)，接收所述多個預解碼單元(15)的輸出，並對其執行進一步的解碼。
5.一種處理器裝置，包括存儲器裝置，所述存儲器裝置包括多個存儲器單元(17)，用於在其中存儲信息；和地址解碼器(10)，連接到所述存儲器單元(17)，用於根據輸入的地址信號選擇性地激活所述存儲器單元(17)，所述地址解碼器(10)包括多個解碼單元(13)，各由組合邏輯電路構成；取反電路(16)，對所述解碼單元(13)的輸出進行取反；「與」電路(14)，對所述解碼單元(13)的輸出信號中的一個和經所述取反電路(16)取反的所述解碼單元(13)的輸出信號中的另一個，執行邏輯「與」運算，並輸出運算結果，作為用於激活所述存儲器單元(17)的選擇信號。
6.如權利要求
5所述的處理器裝置，其中，所述地址解碼器(10)包括多個預解碼單元(15)，對輸入的地址信號進行解碼；和主解碼單元(13)，連接到所述多個預解碼單元(15)，接收所述多個預解碼單元(15)的輸出，並對其執行進一步的解碼。
7.一種用於存儲器裝置的地址解碼方法，根據輸入的地址信號選擇性地激活存儲器單元(17)，包括以下步驟解碼步驟，對輸入的地址信號進行解碼；取反步驟，對解碼結果進行取反；以及「與」運算步驟，對解碼結果和取反結果執行邏輯「與」運算，並輸出運算結果，作為用於激活所述存儲器單元的選擇信號。
8.如權利要求
7所述的地址解碼方法，其中，所述解碼步驟進一步包括以下步驟多個預解碼步驟，用於對輸入的地址信號進行解碼；和主解碼步驟，用於接收通過所述多個預解碼步驟獲得的解碼結果，並對其執行進一步的解碼。
專利摘要
地址解碼器、存儲裝置、處理器裝置、以及地址解碼方法。地址解碼器包括多個解碼單元(13)，各由組合邏輯電路構成；取反電路(16)，對所述解碼單元(13)的輸出進行取反；「與」電路(14)，在已由所述取反電路(16)取反的所述解碼單元(13)的輸出信號與所述解碼單元(13)的另一個輸出信號之間執行邏輯「與」運算。這種布置使得可以簡化電路結構、提高處理速度，並減少功耗。
文檔編號G11C8/00GK1992073SQ200610076438
公開日2007年7月4日 申請日期2006年4月20日
發明者村田誠冶, 中臺裕志 申請人:富士通株式會社導出引文BiBTeX, EndNote, RefMan