電阻結構及其形成方法
2023-07-08 00:56:41 1
電阻結構及其形成方法
【專利摘要】一種電阻結構及其形成方法，所述電阻結構的形成方法包括：提供基底，包括金屬互連結構和包圍所述金屬互連結構的介質層；在所述第一金屬插塞、第二金屬插塞和介質層表面形成第一金屬層和位於所述第一金屬層表面的絕緣材料層；對所述絕緣材料層進行圖形化，形成第一絕緣層和第二絕緣層，所述第一絕緣層和第二絕緣層之間斷開；在所述第一金屬層、第一絕緣層和第二絕緣層上形成第二金屬層；在所述第二金屬層上形成圖形化掩膜層；以所述圖形化掩膜層為掩膜，刻蝕第二金屬層、第一金屬層，在第一區域形成電容，同時在第二區域形成金屬電阻。上述方法可以減少形成金屬電阻的工藝步驟，減低工藝成本。
【專利說明】電阻結構及其形成方法
【技術領域】
[0001]本發明涉及半導體【技術領域】，特別涉及一種電阻結構及其形成方法。
【背景技術】
[0002]電阻器在半導體集成電路中用於控制其他電子元件的電阻，具有重要的作用。通常，半導體器件的電阻器由多晶矽或者有源區摻雜而成。隨著半導體器件集成度的提高，在半導體晶片內的每個元件必須具有較高的電學性能。然而由於多晶矽的材料特性，以及對摻雜工藝的限制，很難形成具有較高精確度的電阻器圖形，所以這類電阻器的電阻值波動往往較大，並且容易受到其他工藝步驟的影響。
[0003]金屬電阻器成為多晶矽電阻的替代品用於克服多晶矽電阻的缺陷。
[0004]現有技術通常採用光刻和刻蝕工藝對金屬層進行圖形化以形成金屬電阻器，然後再通過光刻和刻蝕工藝在所述金屬電阻器表面形成通孔，在所述通孔內填充金屬材料形成金屬互連結構，將所述金屬電阻連出，再在所述金屬互連結構上方形成其他器件。
[0005]現有技術需要針對金屬電阻單獨進行光刻和刻蝕工藝，這就導致現有技術形成金屬電阻器的步驟較多，工藝成本較高。
【發明內容】
[0006]本發明解決的問題是提供一種電阻結構的形成方法，減少工藝步驟，降低工藝成本。
[0007]為解決上述問題，本發明提供一種電阻結構的形成方法，包括:提供基底，所述基底包括第一區域和第二區域，所述基底包括金屬互連結構和包圍所述金屬互連結構的介質層，所述金屬互連結構包括若干分立的第一金屬插塞和第二金屬插塞，所述第一金屬插塞位於第一區域，第二金屬插塞位於第二區域，所述第一金屬插塞和第二金屬插塞的表面和介質層的表面齊平；在所述第一金屬插塞、第二金屬插塞和介質層表面形成第一金屬層和位於所述第一金屬層表面的絕緣材料層；對所述絕緣材料層進行圖形化，在所述第一區域上方形成第一絕緣層，在第二區域上方形成第二絕緣層，所述第一絕緣層和第二絕緣層之間斷開；在所述第一金屬層、第一絕緣層和第二絕緣層上形成第二金屬層；在所述第二金屬層上形成圖形化掩膜層，所述圖形化掩膜層覆蓋位於第一絕緣層上方的部分第二金屬層，暴露出位於第二絕緣層上方的第二金屬層的表面；以所述圖形化掩膜層為掩膜，刻蝕第二金屬層、第一金屬層，在第一區域的第一金屬插塞上形成電容，並且在刻蝕完第二金屬層後以第二絕緣層為掩模層，阻止對第二絕緣層下方的第一金屬層的刻蝕，在第二區域的第二金屬插塞上形成金屬電阻。
[0008]可選的，所述第一金屬層的材料為鈦、鉭、氮化鈦和氮化鉭中的一種或幾種。
[0009]可選的，所述第一金屬層的厚度為200 A?2000 A。
[0010]可選的，所述第二金屬層的材料為鋁。
[0011]可選的，所述絕緣材料層的材料為氮化矽或氧化矽。[0012]可選的，所述絕緣材料層的厚度為300 A?2000 A。
[0013]可選的，還包括:在所述第一金屬層、第一絕緣層和第二絕緣層表面形成第一粘附層之後，在所述第一粘附層表面形成第二金屬層，所述第一粘附層的材料為鈦、鉭、氮化鈦和氮化鉭中的一種或幾種。
[0014]可選的，還包括:在所述第二金屬層表面形成第二粘附層。
[0015]可選的，所述第一粘附層材料為鈦、鉭、氮化鈦和氮化鉭中的一種或幾種；所述第二粘附層的材料為鈦、鉭、氮化鈦和氮化鉭中的一種或幾種。
[0016]可選的，還包括:所述第二絕緣層還暴露出第二區域上的部分第二金屬插塞表面的第一金屬層，所述圖形化掩膜層還覆蓋第二區域上的未被第二絕緣層覆蓋的第一金屬層上的部分第二金屬層。
[0017]本發明的技術方案還提供一種採用上述方法形成的電阻結構，包括:一種電阻結構，其特徵在於，包括:基底，所述基底包括第二區域，所述基底包括金屬互連結構和包圍所述金屬互連結構的介質層，所述金屬互連結構包括若干分立的第二金屬插塞，所述第二金屬插塞的表面和介質層的表面齊平；位於第二區域上的金屬電阻，所述金屬電阻下表面與
第二金屬插塞連接。
[0018]與現有技術相比，本發明的技術方案具有以下優點:
[0019]本發明的技術方案,在基底上形成第一金屬層和位於所述第一金屬層表面的絕緣材料層；然後對所述絕緣材料層進行圖形化，形成位於第一區域的第一絕緣層和位於第二區域的第二絕緣層，所述第一絕緣層作為後續形成的電容的介電層，而所述第二絕緣層作為後續刻蝕第一金屬層形成金屬電阻的掩膜層；再在所述第一絕緣層、第二絕緣層和第一金屬層表面形成第二金屬層以及位於所述第二金屬層上的圖形化掩膜層，所述圖形化掩膜層覆蓋第一絕緣層上方的部分第二金屬層，暴露出位於第二絕緣層上方的部分第二金屬層的表面；在以所述圖形化掩膜層為掩膜進行刻蝕的過程中，所述圖形化掩膜層下方的部分第二金屬層被保留，作為電容的上極板，而未被覆蓋的第二金屬層被去除；並且所述刻蝕工藝以第一金屬層下方的介質層作為刻蝕停止層，在刻蝕完第二金屬層後以第二絕緣層為掩模層，阻止對第二絕緣層下方的第一金屬層的刻蝕，刻蝕去除部分第一金屬層，位於第一絕緣下方的部分第一金屬層作為電容的下極板，而位於第二絕緣層下方的部分第一金屬層作為金屬電阻。在形成電容的同時形成所述金屬電阻，不需要增加額外的光刻刻蝕步驟，可以節省形成金屬電阻的工藝步驟，降低工藝成本。
[0020]進一步的，由於所述金屬電阻與電容的下極板位於同一層，而電容製作在金屬互連層，與半導體襯底之間的距離較大，可以有效降低金屬電阻與半導體襯底之間的寄生電容，提高金屬電阻的性能。
[0021]進一步的，所述圖形化掩膜層還覆蓋第二區域上未被第二絕緣層覆蓋的第一金屬層上的部分第二金屬層，在以所述圖形化掩膜層為掩膜進行刻蝕後，所述圖形化掩膜層下方的第二金屬層和第一金屬層可以作為金屬互連結構。所述金屬互連結構與電容、金屬電阻同時形成，有利於節約工藝步驟和工藝成本。
【專利附圖】
【附圖說明】
[0022]圖1至圖7是本發明的實施例的半導體結構的形成過程的結構示意圖。【具體實施方式】
[0023]如【背景技術】中所述，現有技術形成金屬電阻的工藝步驟較多，工藝成本較高。
[0024]由於現有技術中單獨形成金屬電阻及連接所述金屬電阻的互連結構，所以需要增加額外的光刻和刻蝕步驟，從而導致工藝成本提高。
[0025]本發明的實施例中，在形成電容的同時形成金屬電阻，將電容的下電極材料形成金屬電阻，不需要增加額外的掩膜，不需要增加額外的工藝步驟，從而可以減低形成金屬電阻的工藝成本。另外，由於電容一般製作在金屬互連層，與半導體襯底之間的距離較大，所以，與電容同時形成的金屬電阻與半導體襯底之間的距離也較大，可以降低金屬電阻與半導體襯底之間的寄生電容，提高金屬電阻的性能。
[0026]為使本發明的上述目的、特徵和優點能夠更為明顯易懂，下面結合附圖對本發明的具體實施例做詳細的說明。
[0027]請參考圖1，提供基底，所述基底包括第一區域I和第二區域II，所述基底包括金屬互連結構和包圍所述金屬互連結構的介質層101，所述金屬互連結構包括若干分立的第一金屬插塞103a和第二金屬插塞103b,所述第一金屬插塞103a位於第一區域I,第二金屬插塞103b位於第二區域II,所述第一金屬插塞103a和第二金屬插塞103b的表面和介質層101的表面齊平。
[0028]本實施例中，所述金屬互連結構還包括位於所述第一金屬插塞103a和第二金屬插塞103b下方的金屬互連層102。
[0029]在本發明的其他實施例中，所述基底可以為包括前介電層(premetaldielectric,簡稱為PMD)的半導體襯底，也可以為包括各種器件或金屬互連結構的半導體襯底。所述基底中的介質層101的材料為低k材料或者超低k材料，所述金屬互連層102的材料可為鋁或銅，所述第一金屬插塞103a和第二金屬插塞103b的材料為鎢或銅。在本發明的其他實施例中，所述金屬互連層102可以是多層堆疊結構，包括氮化鈦層、位於氮化鈦表面的鋁層和位於所述鋁層表面的氮化鈦層。
[0030]所述介質層101可以包括第一介質層和位於第一介質層表面的第二介質層。所述第一介質層的表面與金屬互連層102的表面齊平，在形成所述金屬互連層之後，形成覆蓋所述金屬互連層的第一介質材料，並對所述第一介質材料進行平坦化，形成第一介質層；然後，在所述第一介質層和金屬互連層表面形成第二介質層，在所述第二介質層內形成位於金屬互連層表面的通孔，在所述通孔內填充金屬材料，並進行平坦化形成第一金屬插塞103a和第二金屬插塞103b。
[0031]所述基底包括第一區域I和第二區域II，後續在所述第一區域I上形成電容，在第二區域II上形成金屬電阻。所述金屬互連層102通過第一金屬插塞103a與電容的下極板連接、通過第二金屬插塞103b與金屬電阻連接。
[0032]請參考圖2,在所述第一金屬插塞103a、第二金屬插塞103b和介質層101表面形成第一金屬層201和位於所述第一金屬層201表面的絕緣材料層202。
[0033]所述第一金屬層201的材料為鈦、鉭、氮化鈦和氮化鉭中的一種或幾種，形成所述第一金屬層201的方法可為物理氣相沉積工藝或化學氣相沉積工藝,所述第一金屬層201的厚度範圍為200埃?2000埃。本實施例中，所述第一金屬層201的材料為氮化鈦。[0034]所述絕緣材料層202的材料為氧化娃或者氮化娃；形成所述絕緣材料層202方法可為化學氣相沉積工藝或原子層沉積工藝，所述絕緣材料層202的厚度範圍為300埃?2000埃。本實施例中，所述絕緣材料層202的材料為氮化矽。
[0035]位於第一區域I上的部分絕緣材料層202後續作為形成的MM電容的電介質層，而位於第二區域II上的部分絕緣材料層202則作為後續形成金屬電阻的刻蝕阻擋材料。
[0036]請參考圖3，對所述絕緣材料層202 (請參考圖2)進行圖形化，在所述第一區域I上方形成第一絕緣層202a，在第二區域II上方形成第二絕緣層202b，所述第一絕緣層202a和第二絕緣層202b之間斷開。
[0037]對所述絕緣材料層202進行圖形化的方法包括:在所述絕緣材料層202表面形成圖形化光刻膠層，以所述圖形化光刻膠層為掩膜，刻蝕所述絕緣材料層202，暴露出部分第一金屬層201的表面；位於第一區域I上的部分絕緣材料層作為第一絕緣層202a，位於第二區域II上的部分絕緣材料層作為第二絕緣層202b。
[0038]所述第一絕緣層202a作為後續形成的電容的電介質層。所述第二絕緣層202b作為保護層，位於所述第二絕緣層202b下方的部分第一金屬層201作為後續形成的金屬電阻。
[0039]本實施例中，所述第二絕緣層202b還暴露出第二區域II上的部分第二金屬插塞103b表面的第一金屬層201。
[0040]請參考圖4，在所述第一金屬層201、第一絕緣層202a和第二絕緣層202b上形成第二金屬層203。
[0041]所述第二金屬層203的材料為鋁，形成所述第二金屬層203的方法可為物理氣相沉積工藝，例如濺射工藝。所述第二金屬層203的厚度範圍為0.2微米?4微米，例如，所述第二金屬層203的厚度可以為0.3微米、I微米、1.5微米、2微米、2.5微米、3微米、3.5微米或4微米。可根據需要設置第二金屬層203的厚度。
[0042]在本發明的其他實施例中，也可以在所述第一金屬層201、第一絕緣層202a和第二絕緣層202b表面形成第一粘附層之後，再在所述第一粘附層表面形成所述第二金屬層203，所述第一粘附層的材料可以為鈦、鉭、氮化鈦和氮化鉭中的一種或幾種。形成所述第一粘附層的方法為物理氣相沉積工藝或化學氣相沉積工藝，所述第一粘附層的厚度範圍為100埃?1000埃。所述第一粘附層可以提高第二金屬層203與第一絕緣層202a、第二絕緣層202b之間的粘附性能。
[0043]本實施例中，在形成所述第二金屬層203之後，還在所述第二金屬層203表面形成第二粘附層204。所述第二粘附層204的材料可以為鈦、鉭、氮化鈦和氮化鉭中的一種或幾種。形成所述第二粘附層204的方法為物理氣相沉積工藝或化學氣相沉積工藝，所述第二粘附層204的厚度範圍為100埃?1000埃。
[0044]在本發明的其他實施例中，也可以不形成所述第二粘附層204。
[0045]所述第一粘附層和第二粘附層204的材料具有較高的粘附性，能夠提高第二金屬層203與相鄰材料層之間的粘附力，提高相鄰層之間的界面質量。
[0046]請參考圖5，在所述第二金屬層203上形成圖形化掩膜層205，所述圖形化掩膜層205覆蓋位於第一絕緣層202a上方的部分第二金屬層203表面,暴露出位於第二絕緣層202b上方的第二金屬層203的表面。[0047]本實施例中，所述第二金屬層203表面形成有第二粘附層204，所以所述圖形化掩膜層205直接形成在所述第二粘附層204表面。在本發明的其他實施例中，所述圖形化掩膜層205直接形成在第二金屬層203的表面。
[0048]位於第一區域I上的圖形化掩膜層205的尺寸與第二絕緣層202a的尺寸相同，作為形成電容的掩膜；位於第二區域II上的圖形化掩膜層205作為在第二區域II上形成金屬互連層的掩膜。
[0049]所述圖形化掩膜層205可以為單層結構，也可為多層結構。本實施例中，所述圖形化掩膜層205為單層結構，所述圖形化掩膜層205的材料為光刻膠。形成所述圖形化掩膜層的方法為旋塗工藝和曝光工藝。
[0050]本實施例中，所述圖形化掩膜層205還覆蓋第二區域II上未被第二絕緣層202b覆蓋的第一金屬層201上的第二金屬層203。
[0051]請參考圖6，以所述圖形化掩膜層205為掩膜，刻蝕第二金屬層203(請參考圖5)、第一金屬層201 (請參考圖5),在第一區域I的第一金屬插塞103a上形成電容,並且在刻蝕完第二金屬層203後，以第二絕緣層202b為掩模層，阻止對第二絕緣層202b下方的第一金屬層201的刻蝕,在第二區域II的第二金屬插塞103b上形成金屬電阻。
[0052]本實施例中，以所述圖形化掩膜層205為掩膜，採用幹法刻蝕工藝依次刻蝕未被所述圖形化掩膜層205覆蓋的第二粘附層204、第二金屬層203以及第一金屬層201。所述幹法刻蝕工藝採用的刻蝕氣體為氯基氣體，可以包括(:12、!1(:1、8(:13、0:14或51(:14中的一種或幾種。
[0053]本實施例中，所述幹法刻蝕的反應氣體為包括Cl2、BCl3和CHF3的混合氣體，其中Cl2的流量範圍為IOsccm~IOOsccm, BCl3的流量範圍為IOsccm~90sccm, CHF3的流量範圍為Isccm~IOsccm ;所述幹法刻蝕的刻蝕電源的功率範圍為500W~1000W。採用BCl3和Cl2的混合氣體作為刻蝕氣體，其中BCl3的流量為20SCCm~lOOOsccm，Cl2的流量為20sccm~lOOOsccm。在本發明的其他實施例中，所述幹法刻蝕工藝採用的刻蝕氣體還可以是氟基氣體，例如CF4、CHF3、C3H8等。
[0054]在刻蝕去除未被圖形化掩膜層205覆蓋的部分第二粘附層204和第二金屬層203之後，暴露出第二區域II上的第二絕緣層202b的表面，上述幹法刻蝕工藝對所述第二絕緣層202b的刻蝕速率遠小於對第二金屬層203和第一金屬層201的刻蝕速率，所以，所述第二絕緣層202b可以作為刻蝕第一金屬層201b的掩膜。
[0055]所述刻蝕工藝以介質層101表面作為刻蝕停止層，在第一區域I上形成電容、在第二區域II上形成金屬電阻以及金屬互連結構，並且在刻蝕作用下，所述第一絕緣層202b的
厚度變薄。
[0056]所述電容包括:作為下極板的部分第一金屬層201a，作為電介質層的第一絕緣層202a，作為上極板的第二金屬層203a以及位於所述第二金屬層203a表面的部分第二粘附層 204a。
[0057]所述電容的下極板通過第一金屬插塞103a與下層的金屬互連層102連接。所述第二粘附層204a用於提高第二金屬層20 3a與後續形成的層間介質層(圖未示)之間的粘附性，以及用於阻止第二金屬層203a中的金屬原子向後續形成的層間介質層中擴散，並且還可以提高第二金屬層203a的抗電遷移能力。[0058]需要說明的是，本實施例中「上極板」和「下極板」僅僅用於區分電容的兩個極板，其並不用於限定電容極板的位置。
[0059]所述第二區域II上的被第二絕緣層202b覆蓋的第一金屬層201b作為金屬電阻，通過第二金屬插塞103b與下層的金屬互連層102連接，通過所述金屬互連層102將金屬電阻與其他器件或互連結構連接。雖然第二絕緣層202b在刻蝕過程中厚度會減小，但是由於所述第二絕緣層202b的刻蝕速率遠小於第一金屬層的刻蝕速率，所以，所述第二絕緣層202b的厚度足夠保護金屬電阻不受損傷。
[0060]本實施例中，所述第二區域II上，被圖形化掩膜層205覆蓋的部分第二粘附層204b、第二金屬層203b以及部分第一金屬層201c還可以作為金屬互連結構,通過第二金屬插塞103b與下層的金屬互連層102連接。
[0061]請參考圖7，去除所述圖形化掩膜層205 (請參考圖6)。
[0062]可以採用灰化工藝去除所述圖形化掩膜層205。在本發明的其他實施例中，還可以採用諸如溼法刻蝕等工藝去除所述圖形化掩膜層205。
[0063]後續可以在所述介質層101表面形成覆蓋所述電容、金屬電阻以及金屬互連結構的層間介質層，並且在所述層間介質層內形成於連接所述電容上極板以及金屬互連結構連接的其他金屬互連結構。
[0064]綜上所述,本發明的實施例中，在基底上形成第一金屬層和位於所述第一金屬層表面的絕緣材料層；然後對所述絕緣材料層進行圖形化，形成位於第一區域的第一絕緣層和位於第二區域的第二絕緣層，所述第一絕緣層作為後續形成的電容的介電層，而所述第二絕緣層作為後續刻蝕第一金屬層形成金屬電阻的掩膜層。
[0065]然後再在所述第一絕緣層、第二絕緣層和第一金屬層表面形成第二金屬層以及位於所述第二金屬層上的圖形化掩膜層，所述圖形化掩膜層覆蓋第一絕緣層上方的部分第二金屬層；在以所述圖形化掩膜層為掩膜進行刻蝕的過程中，所述圖形化掩膜層下方的部分第二金屬層被保留，作為電容的上極板，而未被覆蓋的第二金屬層被去除；並且所述刻蝕工藝以第一金屬層下方的介質層作為刻蝕停止層，刻蝕去除部分第一金屬層，位於第一絕緣下方的部分第一金屬層作為電容的下極板，而位於第二絕緣層下方的部分第一金屬層作為金屬電阻。本實施例中，在形成電容的同時形成所述金屬電阻，不需要增加額外的光刻刻蝕步驟，可以節省形成金屬電阻的工藝步驟，降低工藝成本。
[0066]並且，由於所述金屬電阻與電容的下極板位於同一層，而電容一般製作在金屬互連層，與半導體襯底之間的距離較大，可以有效降低金屬電阻與半導體襯底之間的寄生電容，提高金屬電阻的性能。
[0067]而且，本實施例中，所述圖形化掩膜層還覆蓋第二區域上未被第二絕緣層覆蓋的第一金屬層上的部分第二金屬層，在以所述圖形化掩膜層為掩膜進行刻蝕後，所述圖形化掩膜層下方的第二金屬層和第一金屬層可以作為金屬互連結構。所述金屬互連結構與電容、金屬電阻同時形成，有利於節約工藝步驟和工藝成本。
[0068]本發明的實施例還提供一種採用上述方法形成的電阻結構。
[0069]請參考圖7，為所述電阻結構的結構示意圖。
[0070]所述電阻結構包括:基底，所述基底包括第二區域II，所述基底包括金屬互連結構和包圍所述金屬互連結構的介質層101，所述金屬互連結構包括若干分立的第二金屬插塞103b,所述第二金屬插塞103b的表面和介質層101的表面齊平；
[0071]位於第二區域II上的第一金屬層201b，所述第一金屬層201b作為金屬電阻，所述第一金屬層201b下表面與第二金屬插塞103b連接。
[0072]本實施例中，所述基底還包括第一區域I，所述金屬互連結構還包括:包括若干分立的第一金屬插塞103a,所述第一金屬插塞103a位於第一區域I,第二金屬插塞103b位於第二區域II,所述第一金屬插塞103a和第二金屬插塞103b的表面和介質層101的表面齊平。
[0073]所述第一區域I上具有電容，所述電容包括:作為下極板的第一金屬層201a，位於下極板表面的作為介電層的第一絕緣層202a，位於所述第一絕緣層202a表面的上極板，所述上極板包括第二金屬層203a及其表面的第二粘附層204a。
[0074]所述第一金屬層201b通過其下方的第二金屬插塞103b與金屬互連層102連接，通過所述金屬互連層102與其他半導體器件或者互連結構連接。所述第一金屬層201b與襯底之間的距離較大，可以降低金屬電阻與襯底之間的寄生電容。
[0075]雖然本發明披露如上，但本發明並非限定於此。任何本領域技術人員，在不脫離本發明的精神和範圍內，均可作各種更動與修改，因此本發明的保護範圍應當以權利要求所限定的範圍為準。
【權利要求】
1.一種電阻結構的形成方法，其特徵在於，包括: 提供基底，所述基底包括第一區域和第二區域，所述基底包括金屬互連結構和包圍所述金屬互連結構的介質層，所述金屬互連結構包括若干分立的第一金屬插塞和第二金屬插塞，所述第一金屬插塞位於第一區域，第二金屬插塞位於第二區域，所述第一金屬插塞和第二金屬插塞的表面和介質層的表面齊平； 在所述第一金屬插塞、第二金屬插塞和介質層表面形成第一金屬層和位於所述第一金屬層表面的絕緣材料層； 對所述絕緣材料層進行圖形化，在所述第一區域上方形成第一絕緣層，在第二區域上方形成第二絕緣層，所述第一絕緣層和第二絕緣層之間斷開； 在所述第一金屬層、第一絕緣層和第二絕緣層上形成第二金屬層； 在所述第二金屬層上形成圖形化掩膜層，所述圖形化掩膜層覆蓋位於第一絕緣層上方的第二金屬層，暴露出位於第二絕緣層上方的第二金屬層的表面； 以所述圖形化掩膜層為掩膜，刻蝕第二金屬層、第一金屬層，在第一區域的第一金屬插塞上形成電容，並且在刻蝕完第二金屬層後以第二絕緣層為掩模層，阻止對第二絕緣層下方的第一金屬層的刻蝕，在第二區域的第二金屬插塞上形成金屬電阻。
2.根據權利要求1所述的電阻結構的形成方法，其特徵在於，所述第一金屬層的材料為鈦、鉭、氮化鈦和氮化鉭中的一種或幾種。
3.根據權利要求1所述的電阻結構的形成方法，其特徵在於，所述第一金屬層的厚度為 200 A~2000 A。
4.根據權利要求1所述的電阻結構的形成方法，其特徵在於，所述第二金屬層的材料為招。
5.根據權利要求1所述的電阻結構的形成方法，其特徵在於，所述絕緣材料層的材料為氮化矽或氧化矽。
6.根據權利要求1所述的電阻結構的形成方法，其特徵在於，所述絕緣材料層的厚度為 300 A~2000 A。
7.根據權利要求1所述的電阻結構的形成方法，其特徵在於，還包括:在所述第一金屬層、第一絕緣層和第二絕緣層表面形成第一粘附層之後，在所述第一粘附層表面形成第二金屬層，所述第一粘附層的材料為鈦、鉭、氮化鈦和氮化鉭中的一種或幾種。
8.根據權利要求7所述的電阻結構的形成方法，其特徵在於，還包括:在所述第二金屬層表面形成第二粘附層，所述第二粘附層的材料為鈦、鉭、氮化鈦和氮化鉭中的一種或幾種。
9.根據權利要求1所述的電阻結構的形成方法，其特徵在於，還包括:所述第二絕緣層還暴露出第二區域上的部分第二金屬插塞表面的第一金屬層，所述圖形化掩膜層還覆蓋第二區域上未被第二絕緣層覆蓋的第一金屬層上的部分第二金屬層。
10.根據權利要求1至權利要求9中任一項權利要求所述的形成方法所形成的電阻結構，其特徵在於，包括: 基底，所述基底包括第二區域，所述基底包括金屬互連結構和包圍所述金屬互連結構的介質層，所述金屬互連結構包括若干分立的第二金屬插塞，所述第二金屬插塞的表面和介質層的表面齊平；位於第二區域上的金屬電阻， 所述金屬電阻下表面與第二金屬插塞連接。
【文檔編號】H01L21/02GK103811310SQ201410084279
【公開日】2014年5月21日 申請日期:2014年3月7日 優先權日:2014年3月7日
【發明者】黎坡 申請人:上海華虹宏力半導體製造有限公司