線性增強電路、σδa/d轉換器、以及接收裝置的製作方法

2023-07-14 09:06:51

專利名稱：線性增強電路、σδ a/d轉換器、以及接收裝置的製作方法
技術領域：
本發明涉及一種數字/模擬(D/A)轉換器的線性增強電路、Σ ΔΑ/D轉換器、以及 接收裝置。更具體地，本發明涉及A/D轉換器使用的線性增強電路和涉及Σ Δ調製的使用 的D/A轉換器，諸如Σ ΔΑ/D轉換器內部的反饋D/A轉換器和Σ AD/A轉換器。
背景技術：
圖1是示出Σ ΔΑ/D轉換器的基本結構的框圖。Σ ΔΑ/D轉換器1由濾波器塊2、 具有低解析度(1到5比特)的A/D轉換器3、具有與A/D轉換器3相同比特數的D/A轉換 器4，以及輸入級處的減法器5。因為Σ ΔΑ/D轉換器是基於反饋的系統，所以減少了電路 的非線性和噪聲並且由此實現了高解析度。然而，Σ ΔΑ/D轉換器的組件越靠近模擬輸入側，對於這些組件減少電路的非線 性和噪聲則越困難。為此，需要濾波器塊2的輸入電路和D/A轉換器4具有增強的線性和 低噪聲特性。因為D/A轉換器4的非線性傾向於升高噪聲基底(noise floor)，所以重要地 是保證D/A轉換器的線性度，尤其在所用的A/D轉換器是除了一比特A/D轉換器之外的A/ D轉換器的情況下。作為一種改善多比特D/A轉換器的線性度的方式，存在被稱為數據加權平均(以 下稱為DWA)的技術，所述技術在1995年12月的IEEETRANSACTIONS ON CIRCUITS AND SYSTEMS-II =ANALOG ANDDIGITAL SIGNAL PROCESSING VOL. 42，NO. 12，Rex T. Baird 和 Terri S. Fiez 的"Linearity Enhancement of Multibit Σ Δ A/D and D/A Converters Using Data Weighted Averaging，，中進行了公開。圖2A和2B是分別示出在沒有DWA和使用DWA的情況下D/A轉換器怎樣操作的示 意圖。圖2A和2B每一個圖示由七個電流源Il至17組成的三比特D/A轉換器。在沒有使 用DWA的情況下，如在圖2A的情形下的，總是基於DAC碼從左至右(即，從LSB(最低位) 開始)相繼地使用電流源。另一方面，在圖2B所指示的在使用DWA的情況下，要使用的電 流源總是與之前剛剛使用的電流源不同。憑藉DWA使得可以將帶外的源自電流源的分散性 (dispersion) (即，非線性)的噪聲移動到更高的頻率。圖3是示出採用DWA方案的D/A轉換器的普通的線性增強電路6的典型結構。線 性增強電路6具有在其輸入側布置的A/D轉換器7以及在其輸出側布置的D/A轉換器8。 圖3示出涉及三比特A/D轉換器7的使用的情形，所述三比特A/D轉換器7是具有用作其 輸出碼的溫度計碼(thermometer code)的快閃式(flash type)A/D轉換器。線性增強電路6由以下電路組成用於將溫度計碼轉換為二進位碼的轉換電路 61、加法器62、觸發器電路63和64，以及用於對溫度計碼進行比特移位的移位電路65。在 線性增強電路6中，如圖4所示，總是旋轉由移位電路65進行比特移位後的碼。旋轉後的 碼促使D/A轉換器8以實施圖2B的工作的方式來動作。圖3的電路的典型結構在以下文獻中進行了例示性的描述日本專利特許公開 N0. 2006-262488 (專利號 No. 4195040 ；以下稱為專利文獻 1) ；2006 年 2 月的 IEEE JOURNALOF SOLID-STATE CIRCUITS, VOL. 41, NO. 2，「A 32-mff 320-MHz Continuous-Time Complex Delta-Sigma ADC for Multi-Mode Wireless LAN Receivers"(以下稱為非專利文獻 1)； 以及 2008 年 2 月的 IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 43，NO. 2，"A Power Optimized Continuous-TimeA Σ ADC for Audio Applications」(以下稱為非專利文獻 2)

發明內容
在以上引用的專利文獻1中描述的結構利用兩個串聯的全加器來實施DWA。 該結 構傾向於具有承載信號路徑的非常大的等待時間(latency)以及幹擾高速性能的風險。對於非專利文獻1和2中描述的結構，相同的情況成立。內部的加法器對於妨礙 減少功耗的努力有責任。通常，加法器所使用的比特數越大，則其承載信號路徑的延遲也越 大。這阻礙了高速性能並且傾向於增加功率消耗，這是因為所涉及的電路的規模更大。操作時鐘頻率越高並且其內部A/D轉換器的比特數(1至5比特)越大，則Σ ΔΑ/ D轉換器獲得的解析度越高。因此，需要一種允許較高速度的操作並且消耗較少的功率、而 無需使加法器以二進位碼來操作的DWA結構。鑑於以上情況提出本發明並且本發明提供了每個以減少的功率高速操作的供D/A 轉換器使用的線性增強電路、Σ Δ A/D轉換器、以及接收裝置，而無需使加法器以二進位碼 來操作。為了實施本發明、並且根據本發明的一個實施例，提供了一種線性增強電路，其包 括第一移位量創建塊，配置為按照η比特模擬/數字(A/D)轉換器的之前緊接的輸出碼來 創建第一移位量；第一移位電路，配置為依據已經提供的第一移位量來對輸入碼數據進行 比特移位，第一移位電路還輸出比特移位後的輸入碼數據；寄存器，配置為存儲第一移位電 路的輸出，以便向第一移位電路輸出存儲的數據作為輸入碼數據，由此連同第一移位電路 形成環形電路，寄存器還輸出存儲的碼數據作為第二移位量；以及第二移位電路，配置為依 據已經提供的第二移位量對A/D轉換器的輸出碼進行比特移位，第二移位電路還將比特移 位後的輸出碼輸出至η比特數字/模擬(D/A)轉換器。根據本發明的另一實施例，提供了一種Σ Δ模擬/數字(A/D)轉換器，其包括濾 波器塊，配置為對提供的模擬信號進行濾波；η比特模擬/數字(A/D)轉換器，配置為將濾 波器塊的輸出信號轉換為數位訊號；η比特數字/模擬(D/A)轉換器，配置為在A/D轉換器 的反饋環中將數位訊號轉換為模擬信號；線性增強電路，配置為被插入連接在A/D轉換器 的輸出和反饋環中的D/A轉換器的輸入之間，線性增強電路還增強D/A轉換器的線性度；以 及減法器，配置為從輸入模擬信號中減去D/A轉換器的輸出信號，減法器還將作為結果的 模擬信號提供給濾波器塊。線性增強電路包括第一移位量創建塊，配置為按照A/D轉換器 的之前緊接的輸出碼來創建第一移位量；第一移位電路，配置為依據已經提供的第一移位 量來對輸入碼數據進行比特移位，第一移位電路還輸出比特移位後的輸入碼數據；寄存器， 配置為存儲第一移位電路的輸出，以便向第一移位電路輸出存儲的數據作為輸入碼數據， 由此連同第一移位電路形成環形電路，寄存器還輸出存儲的碼數據作為第二移位量；以及 第二移位電路，配置為依據已經提供的第二移位量對A/D轉換器的輸出碼進行比特移位， 第二移位電路還將比特移位後的輸出碼輸出至D/A轉換器。
根據本發明的另一實施例，提供了一種接收裝置，其包括前端塊，配置為提取接 收的信號；Σ Δ模擬/數字(A/D)轉換器，配置為將來自前端塊的模擬形式的信號轉換為 數位訊號；以及解調塊，配置為解調從Σ ΔΑ/D轉換器輸出的數位訊號。Σ ΔΑ/D轉換器 包括濾波器塊，配置為對提供的模擬信號進行濾波；η比特模擬/數字(A/D)轉換器，配置 為將濾波器塊的輸出信號轉換為數位訊號；η比特數字/模擬(D/A)轉換器，配置為在A/ D轉換器的反饋環將數位訊號轉換為模擬信號；線性增強電路，配置為被插入連接在A/D轉 換器的輸出和反饋環中的D/A轉換器的輸入之間，線性增強電路還增強D/A轉換器的線性 度；以及減法器，配置為從輸入模擬信號中減去D/A轉換器的輸出信號，減法器還將作為結 果的模擬信號提供給濾波器塊。線性增強電路包括第一移位量創建塊，配置為按照A/D轉 換器的之前緊接的輸出碼來創建第一移位量；第一移位電路，配置為依據已經提供的第一 移位量來對輸入碼數據進行比特移位，第一移位電路還輸出比特移位後的輸入碼數據；寄 存器，配置為存儲第一移位電路的輸出，以便向第一移位電路輸出存儲的數據作為輸入碼 數據，由此連同第一移位電路形成環形電路，寄存器還輸出存儲的碼數據作為第二移位量； 以及第二移位電路，配置為依據已經提供的第二移位量對A/D轉換器的輸出碼進行比特移 位，第二移位電路還將比特移位後的輸出碼輸出至D/A轉換器。根據如上概述的本發明的實施例，可以以低功耗實現高速轉換性能，而無需加法 器以二進位碼進行計算。


圖1是示出Σ ΔΑ/D轉換器的基本結構的框圖；圖2Α和2Β是分別示出在沒有DWA和使用DWA的情況下D/A轉換器怎樣操作的示 意3是示出採用DWA方案的D/A轉換器的普通的線性增強電路的典型結構的示意 圖；圖4是示出溫度計碼的典型的改變狀態的示意圖；圖5是示出被實施為採用DWA方案的本發明的第一實施例的D/A轉換器的線性增 強電路的典型結構的框圖；圖6是示出第一實施例中第一寄存器的輸出和作為比特移位量的第一邏輯塊的 輸出之間的對應關係的示意圖；圖7Α和7Β是解釋第一實施例中的移位電路的功能的示意圖；圖8是解釋第一實施例中的第一移位電路和第二寄存器電路怎樣以構成環形電 路的方式來操作的示意圖；圖9是解釋第一實施例中第二邏輯塊的功能的示意圖；圖10是解釋第一實施例中第二移位電路的功能的示意圖；圖11是解釋第一實施例的線性增強電路怎樣操作的示意圖；圖12是示出被實施為採用DWA方案的本發明的第二實施例的D/A轉換器的線性 增強電路的典型結構的框圖；圖13是示出第二實施例中移位電路的典型結構的電路圖；圖14Α和14Β是解釋圖13所示的移位電路的功能的示意圖15是示出第二實施例中A/D轉換器(第一寄存器)的輸出與作為第一邏輯塊 的輸出的移位信號之間的對應關係的示意圖；圖16是示出第二實施例中構成第二寄存器的觸發器電路的典型的初始狀態設置 的示意圖；圖17是示出被實施為本發明的第三實施例的Σ ΔΑ/D轉換器的典型結構的框圖； 以及圖18是示出被實施為本發明的第四實施例的接收裝置的典型結構的框圖。
具體實施例方式現在將參照附圖來描述本發明的優選的實施例。將按照以下標題給出該描述1.第一實施例(線性增強電路的第一典型結構)；2.第二實施例(線性增強電路的第二典型結構)；3.第三實施例(Σ ΔΑ/D轉換器的典型結構)；4.第四實施例(接收裝置的典型結構)。圖5示出被實施為採用DWA方案的本發明的第一實施例的D/A轉換器的線性增強 電路10的典型結構。作為第一實施例的線性增強電路10具有在輸入側布置的η比特A/D 轉換器20和在輸出側布置的η比特D/A轉換器30。圖5示出了其中使用η比特A/D轉換器20的情形。η比特A/D轉換器20的輸出 例示地為(2η-1)比特的溫度計碼。例如，三比特A/D轉換器的輸出是七比特。溫度計碼是 通過比特「 1，，的數目來表示值的碼。線性增強電路10被構造為包括第一寄存器11、充當第一移位量創建塊的第一邏 輯塊12、第一移位電路13、第二寄存器14、充當第二移位量創建塊的第二邏輯塊5，以及第 二移位電路16。第一寄存器11存儲一個時鐘前(在之前緊接的時鐘)給出的、來自A/D轉 換器20的(2η-1)比特的輸出碼。第一邏輯塊12發揮第一移位量創建塊的功能。第一邏 輯塊12將存儲在第一寄存器11中的A/D轉換器20的輸出碼轉換為用於第一移位電路13 的比特移位量BSF (第一移位量)，並且將作為結果的比特移位量輸出至第一移位電路13。圖6示出第一實施例中第一寄存器的輸出和作為比特移位量的第一邏輯塊的輸 出之間的對應關係。具體地，圖6指示在使用三比特A/D轉換器的情況下的有效的解碼器 輸出。為了簡化和說明的目的，在此的示例是其中A/D轉換器20的輸出被轉換為溫度計碼 並且第一邏輯塊12的輸出被轉換為十進位數的示例。在圖6的示例中，只有當A/D轉換器 20的輸出是最大值時，第一邏輯塊12才將比特移位量BSF設置為「0」;在其他情況下，第一 邏輯塊12將A/D轉換器20的輸出值按原樣轉換為比特移位量BSF。第一移位電路13是二輸入、一輸出電路。按照由第一邏輯塊12輸入到其控制端子 CTL的比特移位量BSF，第一移位電路13對輸入到其輸入端子「in」的比特序列進行移位。 第一移位電路13繼而經由其輸出端子「out」向第二寄存器14輸出移位後的比特序列。第 二寄存器14的輸出碼(存儲的碼)被輸入到第一移位電路13的輸入端子「in」。圖7A和7B是解釋第一實施例中的移位電路的功能的示意圖。雖然下文中的解釋 關於第一移位電路13的功能，但第二移位電路16也具有等效的功能。
在圖7A的示例中，第一移位電路13將比特移位量BSF 3輸入到其控制端子CTL。 第一移位電路13在MSB(最高位)的方向上將饋送到其輸入端子「in」的碼數據(比特序 列)「2' bOOOOlll」移位3比特。結果，從第一移位電路13的輸出端子「out」輸出被移位 3比特的碼數據(比特序列)「2，b0111000」。在圖7B的示例中，第一移位電路13將比特移位量BSF 6輸入到其控制端子CTL。 第一移位電路13在MSB(最高位)的方向上將饋送到其輸入端子「in」的碼數據(比特序 列)「2』 bOOOOlll」移位6比特。如果在比特移位後，超過了 MSB，則以循環的方式再次到 達LSB。結果，從第一移位電路13的輸出端子「out」輸出被移位6比特的碼數據(比特序 列)「1000011」。在初始狀態中，第二寄存器14在其(2n_l)比特數據中僅僅有一個比特被設置為 「1」。第二寄存器14將存儲的碼數據提供給第一移位電路13的輸入端子「in」。第二寄存 器14存儲由第一移位電路13進行比特移位後的碼數據，並且將存儲的碼數據發送給第一 移位電路13的輸入端子「in」和第二邏輯塊15。在第二寄存器14的輸出結果中，在(2n_l) 比特數據中總是僅僅一個比特被設置為「1」。圖8是解釋第一實施例中的第一移位電路13和第二寄存器14怎樣以構成環形電 路的方式來操作的示意圖。如圖8所圖示的，由第一移位電路13和第二寄存器14組成的 環形電路按照由第一邏輯塊12輸出的比特移位量BSF進行操作。如上所討論的，在初始狀 態中，第二寄存器14僅僅有存儲的數據的一個比特被設置為「1」。圖8的示例涉及每個需要23_1 = 7比特的三比特A/D轉換器和三比特D/A轉換 器的使用。在該情形下，初始地建立「2』 b0000001」。不管初始地被設置為「1」的比特，結 果是相同的。依據由第一邏輯塊12提供的比特移位量BSF來移位該「1」比特。要求「1」比特 參照之前緊接的狀態被移位。該要求使得實施圖8中所示的環形結構是必要的。如果在第 一移位電路13執行了比特移位之後，發現被設置為「1」的比特的位置超過了 MSB，則以循環 的方式再次到達LSB。在圖8的示例中，按照比特移位量BSF來獲得第二寄存器14的輸出結果。當比特 移位量BSF是0時，第一移位電路13不實行比特移位。在這種情形下，第二寄存器14的輸出 是「2』b0000001」，這與初始狀態相同。當比特移位量BSF變成3時，第一移位電路13實行 3比特移位。這促使第二寄存器14輸出「2' b0001000」來取代初始狀態「2' b0000001」。 當比特移位量BSF變成5時，第一移位電路13實行5比特移位，這促使第二寄存器14輸出 "2' b0000010」來取代之前緊接的狀態「2' b0001000」。當比特移位量BSF變成4時，第 一移位電路13實行4比特移位，這促使第二寄存器14輸出「2' b0100000」來取代之前緊 接的狀態「2' b0000010」。以此方式，在第二寄存器14輸出的7比特數據中總是僅僅1個 比特被設置為「1」。第二邏輯塊15發揮本發明的第二移位量創建塊的功能。第二邏輯塊15將來自 第二寄存器14的(2n-l)比特的輸出結果轉換為十進位數，並且創建轉換後的數據作為第 二移位電路16的移位量BSFT (第二移位量)。第二邏輯塊15繼而將所創建的比特移位量 BSFT提供給第二移位電路16的控制端子CTL。圖9是解釋第一實施例中第二邏輯塊的功能的示意圖。圖9中的示例是其中使用三比特A/D轉換器和三比特D/A轉換器的示例。在圖9的示例中，第二寄存器14的輸出結 果由7比特組成，其中總是僅僅1個比特被設置為1。由此，可以將輸出結果僅僅轉換為範 圍從0到6的值。如果第二寄存器14的輸出結果是「2' bOOOOOOl」，則第二邏輯塊15輸出的轉換 後的數據是「0」。如果第二寄存器14的輸出結果是「2』b0000010」，則第二邏輯塊15輸出的 轉換後的數據是「1」。如果第二寄存器14的輸出結果是「2』b0000100」，則第二邏輯塊15輸 出的轉換後的數據是「2」。如果第二寄存器14的輸出結果是「2』b0001000」，則第二邏輯塊 15輸出的轉換後的數據是「3」。如果第二寄存器14的輸出結果是「2』b0010000」，則第二邏 輯塊15輸出的轉換後的數據是「4」。如果第二寄存器14的輸出結果是「2』b0100000」，則第 二邏輯塊15輸出的轉換後的數據是「5」。如果第二寄存器14的輸出結果是「2』bl000000」， 則第二邏輯塊15輸出的轉換後的數據是「6」。通常，在採用η比特A/D轉換器和η比特D/A轉換器的情況下，取決於被設置為 「1」 的比特，按照如下發生轉換=LSB — 0，LSB+1 — 1，LSB+2 — 2，· · · MSB-1 — 2η_3，以及 MSB — 2n-2。第二移位電路16按照第二邏輯塊15輸出的比特移位量對A/D轉換器20輸出的 溫度計碼進行比特移位。第二移位電路16然後將比特移位後的數據饋送到D/A轉換器30 的輸入。上述功能組合以實施DWA。圖10是解釋第一實施例中第二移位電路16的功能的示意圖。圖10示出了 A/D 轉換器20的輸出、第二邏輯塊15的輸出、以及第二移位電路16的輸出(即，D/A轉換器30 的輸入)怎樣例示性地彼此相關。在這個示例中，三比特A/D轉換器20的輸出(S卩，第二移位電路16的輸入) 進行以下轉變"2' bOOOOOOO，，一 「2，bOOOOlll，，一 「2，bOOlllll，，一 「2，bOOOllll，，—「2 ，b0000001」。在這種情形下，由第二邏輯塊15輸出的比特移位量BSFT進行以下轉變 「 ，，— 「 」 —「3」 —「丨」 —「5」。結果，D/Α轉換器30的輸入，即，第二移位電路16的輸 出，進行以下轉變「2，b0000000」一「2，b0000111」一「2，bllll001」一「2，b0011110」一「2， bOlOOOOO」。也就是說，當第二移位電路16的輸入是「2』 bOOOOOOO"時，比特移位量BSFT是 「0」，使得第二移位電路16不執行任何比特移位並輸出未修改的「2』 bOOOOOOO」。當第二 移位電路16的輸入是「2，bOOOOlll」時，比特移位量BSFT仍然是「0」，使得第二移位電 路16不執行任何比特移位並輸出未修改的「2』 bOOOOlll」。當第二移位電路16的輸入是 「 2，b0011111 」時，比特移位量BSFT是「 3，，，使得第二移位電路16執行3比特移位並輸出碼 「2，bill 1001」。當第二移位電路16的輸入是「2，bOOOllll」時，比特移位量BSFT是「1」， 使得第二移位電路16執行從LSBWl比特移位並輸出碼「2』b0011110」。當第二移位電路 16的輸入是「2，bOOOOOOl」時，比特移位量BSFT是「5」，使得第二移位電路16執行從LSB 的5比特移位並輸出碼「2，bOlOOOOO」。圖11是解釋第一實施例的線性增強電路怎樣操作的示意圖。圖11的示例概括了 上述的三比特A/D轉換器和三比特D/Α轉換器的典型的功能工作。在該情況中，形成環的第 一移位電路13和第二寄存器14每個需要(23-1)比特，使得實施七進位計數器(=23-1)。 以下參照圖11來描述第一實施例的線性增強電路10怎樣工作。後繼描述的部分可能是冗餘的但是為了描述清楚沒有被省略。在這個示例中，三比特A/D轉換器20的輸出(S卩，第二移位電路16的輸入) 進行以下轉變「2，bOOOOOOO」一「2，bOOOOlll」一「2，bOOlllll」一「2，bOOOllll」一「2， bOOOOOOl」。A/D轉換器20的輸出碼被饋送到第二移位電路16的輸入，而1時鐘前給出的碼 被置入第一寄存器11。在被輸出至第一邏輯塊12之前，按照「2』b0000000」一「2』b0000111 ，，一「2，bOOlllll，，一 「2，b0001111」的順序將碼存儲進第一寄存器11。在第一邏輯塊12中，僅僅當A/D轉換器20的輸出是最大值時，才將比特移位量 BSF設置為「0」;在其他情況下，A/D轉換器20的輸出值被未修改地轉換為比特移位量BSF。 由此，比特移位量BSF按照「0」 一「3」 一「5」 一「4」的順序從第一邏輯塊12被提供至第一 移位電路13的控制端子CTL。在第一移位電路13和第二寄存器14構成的環形電路中，依據由第一邏輯塊12輸 出的比特移位量BSF發生下述的操作。在初始狀態中，第二寄存器14在其存儲的比特中僅 僅有一個比特被設置為「1」。在圖11的示例中，三比特A/D轉換器和3比特D/A轉換器每 個需要23-1 = 7比特。在此，建立「2』 bOOOOOOl」的初始狀態。當比特移位量是0時，第一移位電路13不執行任何比特移位，使得第二寄存器14 向第二邏輯塊15輸出作為初始狀態的相同的碼「2』 bOOOOOOl」。當比特移位量BSF變成3 時，第一移位電路13執行3比特移位，使得第二寄存器14在從初始狀態「2』 bOOOOOOl」進 行的比特移位之後，將碼「2』 b0001000」輸出給第二邏輯塊15。當比特移位量BSF變成5 時，第一移位電路13執行5比特移位，使得第二寄存器14在從之前緊接的碼「2』b0001000」 進行的比特移位之後，將碼「2』b0000010」輸出給第二邏輯塊15。當比特移位量BSF變成4 時，第一移位電路13執行4比特移位，使得第二寄存器14在從之前緊接的碼「2』b0000010」 進行的比特移位之後，將碼「2』 b0100000」輸出給第二邏輯塊15。如上所述，由第二寄存器 14輸出的7比特數據中總是僅僅有一比特被設置為「1」。在第二邏輯塊15中，第二寄存器14的7比特輸出結果被轉換為十進位數。轉換 後的數據被創建為第二移位電路16的比特移位量BSFT。儘管在第二邏輯塊15中，由第二 寄存器14輸出7比特，但在7比特中總是僅僅一個比特被設置為「1」。因此輸出結果只被 轉換為範圍從0到6的值。如果第二寄存器14的輸出結果是「2』 b0000001」，則被饋送到第二移位電路16的 控制端子CTL的、第二邏輯塊15輸出的轉換後的數據是「0」。如果第二寄存器14的輸出結 果是「2』 b0001000」，則然後被饋送到第二移位電路16的控制端子CTL的、第二邏輯塊15 輸出的轉換後的數據是「3」。如果第二寄存器14的輸出結果是「2』b0000010」，則被提供至 第二移位電路16的控制端子CTL的、第二邏輯塊15輸出的轉換後的數據是「1」。如果第二 寄存器14的輸出結果是「2』 b0100000」，則被發送至第二移位電路16的控制端子CTL的、 第二邏輯塊15輸出的轉換後的數據是「5」。在第二移位電路16中，按照第二邏輯塊15輸出的比特移位量對由A/D轉換器20 輸出的溫度計碼進行比特移位。比特移位後的數據被饋送到D/A轉換器30的輸入。當第二移位電路16的輸入是「2』 bOOOOOOO"時，比特移位量BSFT是「0」，使得第 二移位電路16不執行比特移位並輸出未修改的「2』 b0000000」。當第二移位電路16的輸 入是「2』 bOOOOlll」時，比特移位量BSFT是「0」，使得第二移位電路16不執行比特移位並輸出未修改的「2，bOOOOlll，，。當第二移位電路16的輸入是「2，bOOlllll」時，比特移位 量BSFT是「3」，使得第二移位電路16執行從LSB的3比特移位並輸出碼「2，bllllOOl，，。 當第二移位電路16的輸入是「2，bOOOllll」時，比特移位量BSFT是「1」，使得第二移位電 路16執行從LSB的1比特移位並輸出碼「2』 bOOllllO」。當第二移位電路16的輸入是 「2，b0000001」時，比特移位量BSFT是「5」，使得第二移位電路16執行從LSB的5比特移位 並輸出碼「2』 b0100000」。上述功能組合以實施DWA。根據第一實施例，通過組合第一邏輯塊12、形成環的第一移位電路13和第二寄存 器14、以及第二邏輯塊15來實施不依靠加法器的計數器。在利用η比特A/D轉換器和η比 特D/A轉換器的情況下，構成環的第一移位電路13和第二寄存器14每個需要(2η-1)比特。 在這種情形下，實施了基於(2η_1)的計數器。圖12是示出被實施為採用DWA方案的本發明的第二實施例的D/A轉換器的線性 增強電路10Α的典型結構的框圖。圖12示出了其中使用三比特A/D轉換器和3比特D/A 轉換器的示例。第二實施例的線性增強電路10Α與第一實施例的線性增強電路10在以下 方面不同。第二實施例的線性增強電路10Α沒有第二邏輯塊。第二實施例的第一邏輯塊不將 (2η-1)比特(即，在該示例中7比特)的溫度計碼轉換為十進位數。替代地，第一邏輯塊將 7比特碼饋送至第一移位電路13Α。除了第一寄存器IlA和第二寄存器14Α之外，還在第二 移位電路16Α的輸出級中布置第三寄存器17。第一寄存器11Α、第二寄存器14Α、以及第三 寄存器17中的每一個由(2η-1)觸發器FF(在該示例中為7觸發器)組成。第一移位電路 13A和第二移位電路16A被構造為當接收到7比特碼數據時執行移位操作。現在將解釋第一移位電路13A和第二移位電路16A的典型結構。圖13是示出第 二實施例中移位電路的典型結構的電路圖。儘管以下的解釋關於第一移位電路13A的功 能，但第二移位電路16A也具有等效的功能。為了簡化和例示的目的，該示例的結構被設計 為2比特設置而不是3比特的布置。然而，不管所涉及的比特數，基本構思是相同的。對 於移位電路可以採用各種結構(例如，參見「A IOOmff IOMHz-Bff CTA Σ Modulator with 87dB DR and 9IdBc IMD Solid-State Circuits Conference,2008. ISSCC2008. Digest of Technical Papers, IEEE international,日期2008 年 2 月 3 日-7 日，頁碼498-631，，)。移位電路13A被構造為包括開關SW00到SW03、SW10到SW13、SW20到SW23、SW30 到SW33，輸入線LIO到LI3，輸出線L00到L03,以及移位控制線LSO到LS3。輸入線LIO連接到輸入端子in W]以及開關SW00、SWlO、SW20、SW30的端子「a」。輸入線LIl連接到輸入端子in[l]以及開關SWOl、SWl 1、SW21、SW31的端子「a」。輸入線LI2連接到輸入端子in[2]以及開關SW02、SW12、SW22、SW32的端子「a」。輸入線LI3連接到輸入端子in[3]以及開關SW03、SW13、SW23、SW33的端子「a」。輸出線L00連接到輸出端子out
以及開關SW00、SW01、SW02、SW03的端子「b」。輸出線LOl連接到輸出端子out [1]以及開關SW10、SW11、SW12、SW13的端子「b」。輸出線L02連接到輸出端子out [2]以及開關SW20、SW21、SW22、SW23的端子「b」。輸出線L03連接到輸出端子out [3]以及開關SW30、SW31、SW32、SW33的端子「b」。移位控制線LSO連接到移位端子SFT
以及開關SW00、SWll、SW22、SW33的控制端子。移位控制線LSl連接到移位端子SFT [1]以及開關SW03、SW10、SW21、SW32的控制端子。移位控制線LS2連接到移位端子SFT [2]以及開關SW02、Sff 13, SW20、Sff31的控制端子。移位控制線LS3連接到移位端子SFT [3]以及開關SW01、SW12、SW23、SW30的控制端子。當「1」被輸入至與開關的控制端子連接的移位控制線LSO到LS3時，開關SWOO到 SW03,SfflO到SW13、SW20到SW23、以及SW30到SW33接通。當「0」被輸入至移位控制線LSO 到LS3時，這些開關斷開。在構成由第一邏輯塊12A提供的移位信號的(2n-l)比特中，僅 僅一個比特被設置為「 1」 ；其他比特每個被設置為「0」。當「1」被輸入至移位端子SFT
時，僅僅開關SW00、SW11、SW22和SW33被接通。 在該情形下，被輸入至輸入端子inW]的比特信號經由輸入線LI0、開關SWOO以及輸出線 LOO從輸出端子out
輸出。被輸入至輸入端子in[l]的比特信號經由輸入線LI1、開關SWll以及輸出線LOl 從輸出端子out [1]輸出。被輸入至輸入端子in[2]的比特信號經由輸入線LI2、開關SW22以及輸出線L02 從輸出端子out [2]輸出。被輸入至輸入端子in[3]的比特信號經由輸入線LI3、開關SW33以及輸出線L03 從輸出端子out [3]輸出。如上所述，當「1」被輸入至移位端子SFT
時，不對輸入碼進行比特移位，而不進 行修改地輸出。當「1」被輸入至移位端子SFT [1]時，僅僅開關SW03、SWlO、Sff21和SW32被接通。 在該情形下，被輸入至輸入端子inW]的比特信號經由輸入線LI0、開關SWlO以及輸出線 LOl從輸出端子out [1]輸出。被輸入至輸入端子in[l]的比特信號經由輸入線LI1、開關SW21以及輸出線L02 從輸出端子out [2]輸出。被輸入至輸入端子in[2]的比特信號經由輸入線LI2、開關SW32以及輸出線L03 從輸出端子out [3]輸出。被輸入至輸入端子in[3]的比特信號經由輸入線LI3、開關SW03以及輸出線L00 從輸出端子out
輸出。如上所述，當「1」被輸入至移位端子SFT[1]時，輸入碼在輸出之前被移位1比特。當「1」被輸入至移位端子SFT [2]時，僅僅開關SW02、SWl3、SW20和SW31被接通。 在該情形下，被輸入至輸入端子inW]的比特信號經由輸入線LI0、開關SW20以及輸出線 L02從輸出端子out [2]輸出。被輸入至輸入端子in[l]的比特信號經由輸入線LI1、開關SW31以及輸出線L03 從輸出端子out [3]輸出。被輸入至輸入端子in[2]的比特信號經由輸入線LI2、開關SW02以及輸出線L00 從輸出端子out
輸出。
被輸入至輸入端子in[3]的比特信號經由輸入線LI3、開關SW13以及輸出線LOl 從輸出端子out [1]輸出。如上所述，當「1」被輸入至移位端子SFT [2]時，輸入碼在輸出之前被移位2比特。當「1」被輸入至移位端子SFT[3]時，僅僅開關SWOl、SWl2、SW23和SW30被接通。 在該情形下，被輸入至輸入端子inW]的比特信號經由輸入線LI0、開關SW30以及輸出線 L03從輸出端子out [3]輸出。被輸入至輸入端子in[l]的比特信號經由輸入線LI1、開關SWOl以及輸出線LOO 從輸出端子out
輸出。被輸入至輸入端子in[2]的比特信號經由輸入線LI2、開關SW12以及輸出線LOl 從輸出端子out [1]輸出。被輸入至輸入端子in[3]的比特信號經由輸入線LI3、開關SW23以及輸出線L02 從輸出端子out [2]輸出。如上所述，當「1」被輸入至移位端子SFT [3]時，輸入碼在輸出之前被移位3比特。以上所描述的是2比特移位電路的結構和功能。與2比特設置的構思和結構相同 的構思和結構還可以應用於3比特或者(2n-l)比特設置，儘管在這樣的情形下，可能增加 所涉及的開關和其他組件的數量。圖14A和14B是解釋圖13所示的移位電路的功能的示意圖。第一移位電路13A 以圖14A和14B所圖示的方式來控制比特移位量。當來自第一邏輯塊12A的移位信號shift[6:0]是「2』 b0001000」時，第一移位電 路13A執行3比特移位，這是因為在從LSB開始數的第四比特(4-1)中設置了「1」。在圖 14A的示例中，將饋送到輸入端子「in」的碼數據(比特序列)「2，bOOOOlll」朝向MSB移 位3比特。作為結果，從第一移位電路13A的輸出端子out
到out[6]輸出在3比特移 位之後的碼數據(比特序列)「2』 b0111000」。當來自第一邏輯塊12A的移位信號shift[6:0]是「2，blOOOOOO」時，第一移位電 路13A執行6比特移位，這是因為在從LSB開始數的第七比特(7-1)中設置了 「1」。在圖 14B的示例中，將饋送到輸入端子「in」的碼數據(比特序列)「2，bOOOOlll」朝向MSB移 位6比特。作為結果，從第一移位電路13A的輸出端子out
到out [6]輸出在6比特移 位之後的碼數據(比特序列)「2』bl000011」。在假定碼串中僅僅一個比特被設置為「1」 的情況下給出移位信號shift[6:0]。因為第一移位電路13A具有上述的結構和功能，第一邏輯塊12A按照圖15中描繪 的方式來轉換由A/D轉換器20輸出的溫度計碼。如果組成該碼的所有比特都是0或者1， 則將該碼轉換為相同的碼。圖15是示出第二實施例中A/D轉換器20 (第一寄存器)的輸出與作為第一邏輯 塊12A的輸出的移位信號之間的對應關係的示意圖。當輸入7比特溫度計碼是「2』 bOOOOOOO"時，第一邏輯塊12A將移位信號 shift [6:0]設置為「2』b0000001」，並且輸出作為結果的移位信號到第一移位電路13A的移
位端子SFT。當輸入7比特溫度計碼是「2』 bOOOOOOl"時，第一邏輯塊12A將移位信號 shift [6:0]設置為「2』b0000010」，並且輸出作為結果的移位信號到第一移位電路13A的移位端子SFT。當輸入7比特溫度計碼是「2』 bOOOOOll」時，第一邏輯塊12A將移位信號 shift [6:0]設置為「2』b0000100」，並且輸出作為結果的移位信號到第一移位電路13A的移
位端子SFT。當輸入7比特溫度計碼是「2』 bOOOOlll」時，第一邏輯塊12A將移位信號 shift [6:0]設置為「2』b0001000」，並且輸出作為結果的移位信號到第一移位電路13A的移
位端子SFT。當輸入7比特溫度計碼是「2』 bOOOllll」時，第一邏輯塊12A將移位信號 shift [6:0]設置為「2』b0010000」，並且輸出作為結果的移位信號到第一移位電路13A的移
位端子SFT。當輸入7比特溫度計碼是「2』 bOOlllll」時，第一邏輯塊12A將移位信號 shift [6:0]設置為「2』b0100000」，並且輸出作為結果的移位信號到第一移位電路13A的移
位端子SFT。當輸入7比特溫度計碼是「2』 bOllllll」時，第一邏輯塊12A將移位信號 shift [6:0]設置為「2』bl000000」，並且輸出作為結果的移位信號到第一移位電路13A的移
位端子SFT。當輸入7比特溫度計碼是「2』 blllllll」時，第一邏輯塊12A將移位信號 shift [6:0]設置為「2』b0000001」，並且輸出作為結果的移位信號到第一移位電路13A的移
位端子SFT。在採用第二實施例的移位電路的情況下，第一實施例中的第一移位電路13和第 二移位電路16之間插入連接的第二邏輯塊15是不必要的。移除第二邏輯塊的原因在於通 過由第一移位電路13和第二寄存器14組成的環形電路而循環的碼中僅僅一個比特被設置 為「1」，並且還在於當通過圖13的移位電路不修改地使用該碼時，可以獲得相關的操作。第二實施例使其觸發器在初始狀態中如圖16所示設置，以便通過在第一實施例 中的第一移位電路13和第二寄存器14構成的環形電路來實施碼的循環(即，該碼僅僅有 它的一個比特被設置為「1」)。也就是說，如圖16所圖示的，組成作為圖12中環的一部分 的、連接到第一移位電路13A的第二寄存器14A的觸發器電路FFO到FF6在初始狀態中被 設置為 「1000000」。在圖16的示例中，在初始狀態中通過重置信號RST僅僅將與LSB對應的觸發器電 路FFO設置為「1」。如上所討論的，即使除了 LSB的觸發器電路之外的觸發器電路在初始狀 態中被設置為「 1 」，也可以實施相同的操作。由此，第二實施例提供了以下優點在不需要加法器的情況下，不存在可能妨礙諸 如承載(carry)之類的快速操作的關鍵路徑(critical path)，由此提供了高速性能。由於 對於實現加法操作的信號路徑來說等待時間近似相同，所以非常容易完成定時設計。因為 使得電路結構非常簡單，所以可以減少電路的規模並且相應地降低功耗量。上述的線性增強電路10和10A可以例示性地應用於Σ ΔΑ/D轉換器。<3.第三實施例〉圖17是示出被實施為本發明的第三實施例的Σ ΔΑ/D轉換器100的典型結構的 框圖。Σ ΔΑ/D轉換器100由濾波器塊110、低解析度(例如，1至5比特)的η比特A/D轉換器120、具有與A/D轉換器的比特數相同的比特數的D/A轉換器130、線性增強電路140， 以及輸入級中的減法器150。作為基於反饋的系統，Σ Δ A/D轉換器100減少了電路的非線
性和噪聲並且由此提供高解析度。A/D轉換器120對應於圖5和12中的A/D轉換器20，而D/A轉換器130也對應於 圖5和12中的D/A轉換器30。在反饋環FDB中，採用圖5或12中的線性增強電路10或 IOA作為在A/D轉換器120的輸出和D/A轉換器130的輸入之間插入連接的線性增強電路 140。濾波器塊110對由減法器150提供的模擬信號進行濾波，並且將濾波後的模擬信 號輸出給A/D轉換器120。A/D轉換器120將濾波器塊110的輸出信號轉換為數位訊號， 並且將作為結果的數位訊號輸出到外側，以及輸出給在反饋環FDB中布置的線性增強電路 140。D/A轉換器130將來自反饋環FDB中的線性增強電路140的數位訊號轉換為模擬 信號，並且將作為結果的模擬信號輸出給減法器150。減法器150從輸入模擬信號中減去 D/A轉換器130的輸出信號，並且將作為結果的模擬信號饋送至濾波器塊110。即使在利用除了 1比特之外的比特數的A/D轉換器120的情況下，第三實施例的 Σ Δ A/D轉換器100也足夠保證D/A轉換器的線性度，D/A轉換器的非線性可能是對升高 噪聲基底有貢獻的因素。該Σ △ A/D轉換器可以有利地應用於接收TV廣播信號的接收裝 置中。<4.第四實施例〉圖18是示出被實施為本發明的第四實施例的接收裝置200的典型結構的框圖。接 收裝置200由天線210、前端塊220、Σ Δ A/D轉換器230以及解調塊240構成。採用圖17 所示的Σ ΔΑ/D轉換器100作為Σ ΔΑ/D轉換器230。在接收裝置200中，由天線210接收的TV廣播信號被轉送到前端塊220。在前端塊 220中，從信號中移除不必要的分量，然後通過低噪聲放大器對該信號進行放大。在放大之 後，基於由本機振蕩器生成的振蕩信號通過混頻器從該信號中提取中頻信號。通過Σ ΔΑ/ D轉換器230將來自前端塊220的模擬信號轉換為數位訊號，並且作為結果的數位訊號被提 供給解調塊240。解調塊240將所接收的信號解調為視頻和音頻信號，然後視頻和音頻信號 被輸出給顯示部件或者記錄部件(未示出)。作為其主要的優點之一，上述的第四實施例的接收裝置200允許精確地獲取數字
廣播信號。本申請包含於2009年7月30日向日本專利局提交的日本優先權專利申請JP 2009-177477中公開的主題相關的主題，在此通過引用併入其全部內容。本領域技術人員應理解，取決於設計需求和其他因素，可以出現各種修改、組合、 子組合和變更，只要它們在所附權利要求或其等效物的範圍內。
權利要求
一種線性增強電路，包括第一移位量創建塊，配置為按照n比特模擬/數字(A/D)轉換器的之前緊接的輸出碼來創建第一移位量；第一移位電路，配置為依據已經提供的所述第一移位量來對輸入碼數據進行比特移位，所述第一移位電路還輸出比特移位後的輸入碼數據；寄存器，配置為存儲所述第一移位電路的輸出，以便向所述第一移位電路輸出存儲的數據作為所述輸入碼數據，由此連同第一移位電路形成環形電路，所述寄存器還輸出存儲的碼數據作為第二移位量；以及第二移位電路，配置為依據已經提供的所述第二移位量對所述模擬/數字轉換器的輸出碼進行比特移位，所述第二移位電路還將比特移位後的輸出碼輸出至n比特數字/模擬轉換器。
2.根據權利要求1的線性增強電路，其中所述寄存器存儲(2n-l)比特碼數據，在初始 狀態中所述(2n_l)比特碼數據中僅僅一個比特被設置為「1」。
3.根據權利要求1的線性增強電路，其中所述第一移位電路和所述第二移位電路中的 每一個在從最低位到最高位的方向上依據所提供的移位量對碼數據進行比特移位，如果超 過最高位則比特移位循環回到最低位。
4.根據權利要求1的線性增強電路，還包括第二移位量創建塊，配置為將所述寄存器 的輸出碼轉換為十進位數作為所述第二移位量；其中所述寄存器的所述輸出碼中僅僅一個比特被設置為「1」；如果所述模擬/數字轉換器的輸出碼是最大值，則所述第一移位量創建塊將比特移位 量設置為零，如果所述輸出碼不同於最大值，則所述第一移位量創建塊還將所述模擬/數 字轉換器的輸出碼轉換為十進位數，所述十進位數作為所述第一移位量被輸出至所述第一 移位電路；以及所述第二移位量創建塊按照所述寄存器的輸出碼中的被設置為「1」的比特將碼轉換為 範圍從0至(2n-2)的值。
5.根據權利要求1的線性增強電路，其中所述寄存器的所述輸出碼中僅僅一個比特被 設置為「1」；所述第一移位量創建塊向所述第一移位電路輸出(2n_l)比特移位信號，所述(2n-l)比 特移位信號指示所述第一移位量並且其中按照所述模擬/數字轉換器的輸出碼僅僅一個 比特被設置為「1」；所述第一移位電路具有通過在所述移位信號中被設置為「1」的比特所指定的它的移位 量；以及所述第二移位電路具有通過在所述寄存器的輸出碼中被設置為「1」的比特所指定的它 的移位量。
6.根據權利要求1的線性增強電路，還包括輸入寄存器，配置為存儲所述模擬/數字轉 換器的之前緊接的輸出碼，所述輸入寄存器還將存儲的碼輸出給所述第一移位量創建塊。
7.—種E A模擬/數字轉換器，包括濾波器塊，配置為對提供的模擬信號進行濾波；n比特模擬/數字轉換器，配置為將所述濾波器塊的輸出信號轉換為數位訊號；n比特數字/模擬轉換器，配置為在所述模擬/數字轉換器的反饋環中將數位訊號轉換 為模擬信號；線性增強電路，配置為被插入連接在所述模擬/數字轉換器的輸出和所述反饋環中的 所述數字/模擬轉換器的輸入之間，所述線性增強電路還增強所述數字/模擬轉換器的線 性度；以及 減法器，配置為從輸入模擬信號中減去所述數字/模擬轉換器的輸出信號，所述減法 器還將作為結果的模擬信號提供給所述濾波器塊； 其中所述線性增強電路包括第一移位量創建塊，配置為按照所述模擬/數字轉換器的之前緊接的輸出碼來創建第 一移位量；第一移位電路，配置為依據已經提供的所述第一移位量來對輸入碼數據進行比特移 位，所述第一移位電路還輸出比特移位後的輸入碼數據；寄存器，配置為存儲所述第一移位電路的輸出，以便向所述第一移位電路輸出存儲的 數據作為所述輸入碼數據，由此連同所述第一移位電路形成環形電路，所述寄存器還輸出 存儲的碼數據作為第二移位量；以及第二移位電路，配置為依據已經提供的所述第二移位量對所述模擬/數字轉換器的輸 出碼進行比特移位，所述第二移位電路還將比特移位後的輸出碼輸出至所述數字/模擬轉 換器。
8. 一種接收裝置，包括 前端塊，配置為提取接收的信號；E A模擬/數字轉換器，配置為將來自所述前端塊的模擬形式的信號轉換為數字信 號；以及解調塊，配置為解調從所述E A模擬/數字轉換器輸出的數位訊號； 其中所述E A模擬/數字轉換器包括 濾波器塊，配置為對提供的模擬信號進行濾波；n比特模擬/數字轉換器，配置為將所述濾波器塊的輸出信號轉換為數位訊號； n比特數字/模擬轉換器，配置為在所述模擬/數字轉換器的反饋環中將數位訊號轉換 為模擬信號；線性增強電路，配置為被插入連接在所述模擬/數字轉換器的輸出和所述反饋環中的 數字/模擬轉換器的輸入之間，所述線性增強電路還增強所述數字/模擬轉換器的線性度； 以及減法器，配置為從輸入模擬信號中減去所述數字/模擬轉換器的輸出信號，所述減法 器還將作為結果的模擬信號提供給所述濾波器塊； 所述線性增強電路包括第一移位量創建塊，配置為按照所述模擬/數字轉換器的之前緊接的輸出碼來創建第 一移位量；第一移位電路，配置為依據已經提供的所述第一移位量來對輸入碼數據進行比特移 位，所述第一移位電路還輸出比特移位後的輸入碼數據；寄存器，配置為存儲所述第一移位電路的輸出，以便向所述第一移位電路輸出存儲的數據作為所述輸入碼數據，由此連同所述第一移位電路形成環形電路，所述寄存器還輸出 存儲的碼數據作為第二移位量；以及第二移位電路，配置為依據已經提供的所述第二移位量對所述模擬/數字轉換器的輸 出碼進行比特移位，所述第二移位電路還將比特移位後的輸出碼輸出至所述數字/模擬轉 換器。
全文摘要
公開了一種線性增強電路，其包括第一移位量創建塊，按照n比特A/D轉換器的之前緊接的輸出碼來創建第一移位量；第一移位電路，依據已經提供的第一移位量來對輸入碼數據進行比特移位，第一移位電路還輸出比特移位後的輸入碼數據；寄存器，存儲第一移位電路的輸出，以便向第一移位電路輸出存儲的數據作為輸入碼數據，由此連同第一移位電路形成環形電路，寄存器還輸出存儲的碼數據作為第二移位量；以及第二移位電路，依據已經提供的第二移位量對A/D轉換器的輸出碼進行比特移位，第二移位電路還將比特移位後的輸出碼輸出至n比特D/A轉換器。
文檔編號H03M1/66GK101989860SQ201010237370
公開日2011年3月23日 申請日期2010年7月23日 優先權日2009年7月30日
發明者松本智宏 申請人:索尼公司