包括只讀存儲器（ROM）陣列的第一存儲單元電晶體的集成電路（IC）及其製作方法與流程

2023-07-14 13:29:27 1

本發明總體涉及一種集成電路（IC），具體而言涉及包括只讀存儲器（ROM）陣列的第一存儲單元電晶體的集成電路（IC）及其製作方法。

背景技術：
只讀存儲器（ROM）常常用於在集成電路（IC）上存儲數據，如固件數據。ROM通常作為存儲單元電晶體的陣列進行結構化，並通常在製作過程中用數據進行編程。通過對陣列進行編程而使之通過在IC上的感測電路將某些存儲單元電晶體與其它的存儲單元電晶體區別開來，對應於二進位數據的邏輯狀態被存儲於ROM上。對於ROM編程已知具有各種技術。一種方法是利用高等級互連掩碼阻斷某些存儲單元電晶體的接觸。另一種方法是使用信道離子注入改變某些存儲單元電晶體的閾值電壓，提供可檢測的閾值電壓差。在還有的另一種方法中，不同厚度的柵極氧化物可以為存儲單元電晶體提供不同的閾值電壓。

技術實現要素：
本發明公開涉及具有採用金屬柵極編程的存儲單元電晶體的ROM陣列，基本上結合至少一幅附圖所示的和/或所描述的，而在權利要求書中進行更加完全地陳述。本發明的一個方面，提供一種集成電路（IC），包括：只讀存儲器（ROM）陣列的第一存儲單元電晶體，所述第一存儲單元電晶體包括第一功函的第一金屬柵極並具有第一閾值電壓；所述ROM陣列的第二存儲單元電晶體，所述第二存儲單元電晶體包括第二功函的第二金屬柵極並具有第二閾值電壓。優選地，本發明的集成電路（IC），其中所述第一存儲單元電晶體和所述第二存儲單元電晶體屬於第一電導率類型。優選地，本發明的集成電路（IC），其中所述第一存儲單元電晶體包括第一高-k柵極電介質而所述第二存儲單元電晶體包括第二高-k柵極電介質。優選地，本發明的集成電路（IC），包括位於所述第一存儲單元電晶體的所述第一金屬柵極之上的上覆柵極部分。優選地，本發明的集成電路（IC），其中所述上覆柵極部分屬於所述第二功函。優選地，本發明的集成電路（IC），包括第一邏輯電晶體，所述第一邏輯電晶體具有所述第一功函的第三金屬柵極並具有第三閾值電壓。優選地，本發明的集成電路（IC），其中所述第一存儲單元電晶體屬於第一電導率類型而所述第一邏輯電晶體屬於第二電導率類型。優選地，本發明的集成電路（IC），包括第二邏輯電晶體，所述第二邏輯電晶體具有所述第二功函的第四金屬柵極並具有第四閾值電壓。本發明的另一方面，提供一種用於製作集成電路（IC）的方法，所述方法包括：由第一金屬柵極層形成只讀存儲器（ROM）陣列的第一存儲單元電晶體的第一金屬柵極，所述第一金屬柵極具有第一功函，且所述第一存儲單元電晶體具有第一閾值電壓；由第二金屬柵極層形成所述ROM陣列的第二存儲單元電晶體的第二金屬柵極，所述第二金屬柵極具有第二功函，且所述第二存儲單元電晶體具有第二閾值電壓。優選地，本發明的方法，其中所述第一存儲單元電晶體和所述第二存儲單元電晶體都屬於第一電導率類型。優選地，本發明的方法，包括在所述第二金屬柵極層上形成金屬填充層。優選地，本發明的方法，包括由所述第一金屬柵極層形成第一邏輯電晶體的第三金屬柵極，所述第三金屬柵極具有第一功函，且所述第一邏輯電晶體具有第三閾值電壓。優選地，本發明的方法，其中所述第一存儲單元電晶體屬於第一電導率類型而所述第一邏輯電晶體屬於第二電導率類型。優選地，本發明的方法，包括由所述第二金屬柵極層形成第二邏輯電晶體的第四金屬柵極，所述第四金屬柵極具有第二功函，且所述第二邏輯電晶體具有第四閾值電壓。優選地，本發明的方法，包括利用相同的離子注入而形成所述第一和第二存儲單元電晶體的源/漏區。優選地，本發明的方法，其中所述第一存儲單元電晶體包括第一高-k柵極電介質而所述第二存儲單元電晶體包括第二高-k柵極電介質。再一方面，本發明提供一種製作集成電路（IC）的方法，所述方法包括：由第一金屬柵極層形成只讀存儲器（ROM）陣列的第一N型存儲單元電晶體的第一金屬柵極，所述第一金屬柵極具有第一功函，且所述第一N型存儲單元電晶體具有第一閾值電壓；由第二金屬柵極層形成所述ROM陣列的第二N型存儲單元電晶體的第二金屬柵極，所述第二金屬柵極具有第二功函，且所述第二N型存儲單元電晶體具有第二閾值電壓。優選地，本發明的方法，包括由所述第一金屬柵極層形成第一P型邏輯電晶體的第三金屬柵極，所述第三金屬柵極具有所述第一功函，且所述具有第三閾值電壓。優選地，本發明的方法，包括由所述第二金屬柵極層形成第二P型邏輯電晶體的第四金屬柵極，所述第四金屬柵極具有所述第二功函，且所述第二P型邏輯電晶體具有第四閾值電壓。優選地，本發明的方法，包括在所述第二金屬柵極層上形成金屬填充層。附圖說明圖1顯示了圖示說明製作集成電路（IC）典型工藝方法的工藝流程圖。圖2A圖解說明加工處理期間一部分典型IC的截面視圖。圖2B圖解說明加工處理期間一部分典型IC的截面視圖。圖2C圖解說明加工處理期間一部分典型IC的截面視圖。圖2D圖解說明加工處理期間一部分典型IC的截面視圖。圖2E圖解說明加工處理期間一部分典型IC的截面視圖。圖2F圖解說明加工處理期間一部分典型IC的截面視圖。圖2G圖解說明加工處理期間一部分典型IC截面視圖。圖3圖解說明包括ROM陣列的典型IC的頂視圖。具體實施方式以下描述包含在本發明公開中有關實施方式的具體信息。在本發明申請中的附圖及其隨附的詳細描述涉及僅是示例性的實施方式。除非另有說明，這些圖中的相同或相應的元件可以通過相同或對應的參考數字表示。此外，在本發明申請中的附圖和插圖一般不按比例放大，並不用來對應實際的相關尺寸。圖1顯示了圖示說明製作集成電路（IC）的典型工藝方法的工藝流程圖。更具體而言，圖1顯示了圖示說明製作集成電路（IC）的工藝方法100的工藝流程圖。儘管適用於製作各種所示出的IC並為了圖示說明的目的在本發明公開中進行了描述，但是工藝方法100是相對於圖2A、2B、2C、2D、2E、2F和2G中所示的結構進行描述的而這種IC在圖3中示出。通過工藝方法100圖示說明的實施方式能夠在加工的晶片（wafer）上實施，這種經過加工的晶片包括，尤其是襯底（基底，基板），如矽襯底（基底，基板），襯底中用於通道區的導電阱（well）（P-型或N-型），和隔離區，如淺溝槽隔離（淺溝道隔離，STI）區。晶片（wafer）也可以稱之為半導體管芯（裸片，die）或簡單地稱為管芯（裸片，die）。現在參照圖1和圖2A，工藝方法100包括在電介質部分（區段，segment）（例如，210a、210b）上方形成多晶矽部分（區段，segment）（例如，212a、212b），和在襯底（例如，206）的第一（例如，204a）和第二（例如，204b）存儲單元區內的多晶矽部分之上形成罩蓋部分（區段）（例如，214a、214b）（170）。結構270包括襯底206的（第一）存儲單元區204a和（第二）存儲單元區204b（也稱之為「存儲單元區204」）。結構270還包括襯底206的邏輯區204c（第一邏輯區）和邏輯區204d（第二邏輯區）（也稱之為「邏輯區204」）。存儲單元區204和邏輯區204也統稱為襯底區204。在本發明的實施方式中，襯底206是半導體襯底，更具體而言，是矽襯底。然而，襯底206可以包括除了矽之外或代替矽的其它材料。襯底206包括隔離區208a、208b、208c、208d和208e（也稱之為「隔離區208」），其可以是淺溝槽隔離（STI）區或其它類型的隔離區。隔離區208可以包括氧化矽或其它電介質材料。為了簡單起見，各個隔離區208被示出為處於不只一個存儲單元區204和/或邏輯區204中。然而，具體描述的隔離區208的位置並非限制性的。存儲單元區204被指定用於襯底206中的存儲單元電晶體形成。類似地，邏輯區204被指定用於襯底206中的邏輯電晶體形成。然而，在各個實施方式中，襯底區204的任何組合都能夠被指定用於存儲單元電晶體形成或邏輯電晶體形成。例如，所有襯底區204都可以被指定用於存儲單元電晶體形成，或所有襯底區204可以被指定用於邏輯電晶體形成。此外，本發明公開的各個方面並不僅限於存儲單元電晶體形成和邏輯電晶體形成。襯底區204分別包括電介質部分（區段，segment）210a，210b，210c和210d（也稱之為「電介質部分（區段）210」），多晶矽部分（區段）212a，212b、212c和212d（也稱之為「多晶矽部分（區段）212」）和罩蓋部分（罩蓋區段，capsegment）214a、214b、214c、和214d（也稱之為「罩蓋部分（區段）214」）。結構270對應於在襯底區204中的在電介質部分210之上形成多晶矽部分212並在多晶矽部分212之上形成罩蓋部分214之後的典型實施方式。在存儲單元區204a和204b中，多晶矽部分212分別形成於電介質部分210之上而罩蓋部分214分別形成於多晶矽部分212之上。類似地，在邏輯區204c和204d中，多晶矽部分212分別形成於電介質部分210之上而罩蓋部分214分別形成於多晶矽部分212之上。這種電介質部分210包括高-k電介質材料。電介質部分210的合適材料包括，作為具體實例，二氧化鉿（HfO2）、二氧化鋯（ZrO2）、二氧化鉻（CrO2）等。然而，在一些實施方式中，電介質部分210包括氧化矽，氮化矽，和/或代替或除了高-k電介質材料之外的其它類型的電介質材料。儘管在一些實施方式中，電介質部分210包括基本類似的材料，在其它實施方式中，電介質部分210包括相對於彼此不同的材料。類似地，多晶矽部分212和罩蓋部分214可以具有相對於彼此不同的材料。在一個實施方式中，形成電介質部分210、多晶矽部分212和罩蓋部分214包括在襯底206上按序形成電介質層、多晶矽層和罩蓋層。電介質層和罩蓋層可以分別通過利用物理氣相沉積（PVD）、化學氣相沉積（CVD）或其它沉積技術將電介質材料沉積於襯底206之上而形成。多晶矽層可以通過利用PVD、CVD或另外的沉積技術將多晶矽層沉積於襯底206之上而形成。因此，電介質層、多晶矽層和罩蓋層能夠進行圖案化而形成電介質部分210、多晶矽部分212和罩蓋部分214。圖案化，其可以包括掩模處理（marking）和蝕刻，可以暴露襯底206的頂表面202。由隨後的附圖將會變得顯而易見，對於待形成於襯底區204中的存儲單元電晶體和邏輯電晶體，這種圖案化也能夠限定柵極長度223a、223b、223c和223d。在本發明的實施方式中，柵極長度223a、223b、223c和223d小於或等於約20nm。現在參照圖1和圖2B，工藝方法100包括在第一（例如，204a）和第二（例如，204b）存儲單元區形成源（例如，220a、220b）、漏（例如，220a、220b）、間隔（例如，216a、216b）和矽化物部分（例如，218a、218b）（172）。如圖2B所示，結構272包括間隔（隔離物，spacer）216a、216b、216c和216d（也稱之為「間隔（隔離物）216」），矽化物部分218a、218b、218c和218d（也稱之為「矽化物部分218」），而源/漏區220a、220b、220c和220d（也稱之為「源/漏220」）。結構272對應於在襯底區204中形成源/漏220、間隔216和矽化物部分218之後的典型實施方式。間隔216毗鄰和分別圍繞電介質部分210、多晶矽部分212和罩蓋部分214形成。間隔216可以包括氧化矽和/或其它電介質材料。間隔216能夠通過在結構270的襯底206和罩蓋部分214之上共形地（confbrmally）沉積電介質材料層而形成。沉積可以採用CVD和另外類型的沉積並適當實施電介質材料的回蝕（深蝕刻，etch-back）而完成。源/漏區220形成於毗鄰和分別在電介質部分210之下的襯底206上。源/漏區220能夠通過將摻雜劑注入襯底206並實施注入退火以使摻雜劑在襯底206內擴散而形成。每個源/漏區220能夠利用相同或不同的摻雜劑類型和/或濃度形成。例如，源/漏區220的任何組合能夠是P-型或N-型。在所示的實施方式中，源/漏區220a和220b屬於第一電導率類型，或N-型，而源/漏區220c和220d屬於第二電導率類型，或P-型。在一些實施方式中，源/漏區220a和220b可以利用相同的離子注入和退火形成並可以具有基本相同的摻雜分布。類似地，源/漏區220c和220d可以利用相同的離子注入和退火形成並可以具有基本相同的摻雜分布。矽化物部分218分別形成於源/漏區220上而分別毗鄰於電介質部分210。矽化物部分218能夠包括金屬矽化物，如矽化銅、矽化鎳、矽化鎳-鉑或矽化鈷。在本發明的實施方式中，罩蓋部分214能夠在形成矽化物部分218期間防止多晶矽部分212發生矽化。現在參照圖1和圖2C，工藝方法100包括在間隔（例如，216a、216b）之間形成電介質中間層（例如，222）並從第一（例如，204a）和第二（例如，204b）存儲單元區除去罩蓋部分（例如，214a、214b）和多晶矽部分（例如，212a、212b）（174）。在圖2C中，結構274對應於在間隔216之間形成電介質中間層222並從襯底區204去除罩蓋部分214和多晶矽部分212之後的典型實施方式。如圖2C所示，電介質中間層222形成於間隔216上而將其包圍。電介質中間層222包括電介質材料，而在本發明的實施方式中，是一種氮化物。在其它實施方式中，電介質中間層222能夠包括氧化物或其它電介質材料。電介質中間層222能夠通過將電介質材料沉積於結構272的襯底206和罩蓋部分214之上而形成。這種沉積操作能夠利用PVD、CVD、或另外的沉積技術。沉積的電介質材料隨後能夠利用化學機械平坦化（CMP）或另外的平坦化技術進行平坦化。在形成電介質中間層222之後，能夠除去罩蓋部分214，例如利用選擇性蝕刻，如氧化物選擇性蝕刻，或另外類型的蝕刻而暴露多晶矽部分212。利用選擇性蝕刻，能夠除去罩蓋部分214而不會除去電介質中間層222（例如，其中電介質中間層222是氮化物而罩蓋部分214是氧化物之處）。多晶矽部分212也能夠，例如利用選擇性蝕刻、或另外類型的蝕刻除去而暴露電介質部分210。選擇性蝕刻可以除去多晶矽部分212而不會去除電介質部分210。這在其中需要具有控制厚度的電介質部分210的實施方式中可能是很有用的。一個這樣的實施方式是其中電介質部分210隨後被包括於襯底區204中的存儲單元和/或邏輯電晶體的柵極電介質中的情況。例如，在本發明的實施方式中，電介質部分210保留於襯底區204中並用作在襯底區204中待形成的存儲單元和邏輯電晶體的柵極電介質。然而，在其它實施方式中可以去除至少一個電介質部分210，這可以包括利用選擇性蝕刻。隨後，可以可選地沉積一種或多種其它電介質材料並用於在襯底區204中待形成的存儲單元和/或邏輯電晶體的柵極電介質。現在參照圖1和圖2D，工藝方法100包括在第一（例如，204a）和第二（例如，204b）存儲單元區中形成第一金屬柵極層（例如，224）（176）。在圖2D中，結構276對應於在襯底區204中形成金屬柵極層224之後的典型實施方式。在本發明的實施方式中，金屬柵極層224包括用於高-k金屬柵極電晶體，如N型高-k金屬柵極電晶體的柵極的金屬。用於N型高-k金屬柵極電晶體的合適材料包括，作為具體實例，鉭（Ta）、氮化鉭（TaN）、氮化鈦（TiN）、或其它金屬或金屬堆疊（堆棧，stack）。在其它實施方式中，金屬柵極層224包括用於P型高-k金屬柵極電晶體、或包括非高-k金屬柵極電晶體的其它類型的電晶體的柵極的金屬。金屬柵極層224能夠通過在結構274的電介質部分210之上沉積金屬層而形成。沉積操作能夠利用PVD、CVD或另外的沉積技術。現在參照圖1和圖2E，工藝方法100包括，由第一金屬柵極層（例如，224），形成第一存儲單元電晶體（例如，234a）的第一金屬柵極（例如，224a），第一功函的第一金屬柵極（例如，f1），該第一存儲單元電晶體具有第一閾值電壓（例如，Vt1）（178）。在圖2E中，結構278對應於由金屬柵極層224形成圖2G中的存儲單元電晶體234a的金屬柵極224a之後的典型實施方式。金屬柵極224a具有功函f1而存儲單元電晶體234a具有閾值電壓Vt1。而且，本發明的實施方式包括，由金屬柵極層224可選地形成圖2G中的邏輯電晶體234c的金屬柵極224b。金屬柵極224b具有功函f1而邏輯電晶體234c具有閾值電壓Vt3。存儲單元電晶體234a屬於第一電導率類型而邏輯電晶體234c屬於第二電導率類型。因此，金屬柵極224a和224b都能夠由金屬柵極層224形成，同時邏輯電晶體234c具有閾值電壓Vt3，這不同於存儲單元電晶體234a的閾值電壓Vt1。金屬柵極224a和224b能夠通過掩模（處理）和蝕刻金屬柵極層224而形成。掩模226，如圖2E所示，形成於圖2D中的結構276之上而金屬柵極層224經蝕刻而形成金屬柵極224a和224b。掩模226覆蓋至少一部分在電介質部分210a和210c之上的金屬柵極層224並暴露出電介質部分210b和210d之上的金屬柵極層224。因此，在電介質部分210b和210d之上的金屬柵極層224的暴露部分在蝕刻期間被除去。作為一個實例，金屬柵極224a和224b可以為約10nm至約30nm厚。現在參照圖1和圖2F，工藝方法100包括形成第二金屬柵極層（例如，228）和在第一（例如，204a）和第二（例如，204b）存儲單元區（180）內的第二柵極層之上的可選金屬填充層（例如，230）。在圖2F中，結構280對應於形成金屬柵極層228並形成襯底區204中的金屬柵極層228之上的金屬填充層230之後的實施方式。在一些實施方式中，金屬柵極層228包括用於高-k金屬柵極電晶體，如P型高-k金屬柵極電晶體的柵極的金屬。P型高-k金屬柵極電晶體的合適材料包括，作為具體實例，鉬（Mo）、釕（Ru）、碳氮化鉭（碳化氮化鉭，TaCN）、或其它金屬或金屬堆疊（堆棧）。在其它實施方式中，金屬柵極層228包括用於N型高-k金屬柵極電晶體、或包括非高-k金屬柵極電晶體的其它類型的電晶體的柵極的金屬。金屬柵極層228能夠通過在圖2E的電介質部分210之上沉積金屬層而形成。金屬層能夠利用PVD、CVD或另外的沉積技術進行沉積。在所示的實施方式中，金屬填充層230形成於金屬柵極層228之上。金屬填充層230能夠包括電阻率低於金屬柵極層224和228的金屬。因此，金屬填充層230能夠用於提供對於待形成於襯底區204中的存儲單元和邏輯電晶體的低電阻接觸。金屬填充層230的金屬的實例包括鋁和銅。金屬填充層230能夠通過在金屬柵極層228之上沉積金屬層而形成。現在參照圖1和圖2G，工藝方法100包括由第二金屬柵極層（例如，228）形成第二存儲單元電晶體（例如，234b）的第二金屬柵極（例如，228b），第二功函（例如，f2）的第二金屬柵極，該第二存儲單元電晶體具有第二閾值電壓（例如，Vt2）（182）。在圖2G中，結構282對應於由金屬柵極層228形成存儲單元電晶體234b的金屬柵極228b之後的典型實施方式。金屬柵極228b具有功函f2而存儲單元電晶體234b具有閾值電壓Vt2。本發明的實施方式包括由金屬柵極層228可選地形成邏輯電晶體234d的金屬柵極228d。該金屬柵極228d具有功函f2而邏輯電晶體234d具有閾值電壓Vt4。該存儲單元電晶體234b屬於第一電導率類型而邏輯電晶體234d屬於第二電導率類型。因此，金屬柵極228b和228d都能夠由金屬柵極228形成而同時邏輯電晶體234d具有閾值電壓Vt4，這不同於存儲單元電晶體234b的閾值電壓Vt2。金屬柵極228b和228d能夠由金屬柵極層228通過在圖2F中的結構280上實施CMP或另外類型的平坦化而形成。作為一個實例，金屬柵極228b和228d能夠為約10nm至約30nm厚。能夠實施另外的加工處理而提供圖2G中的存儲單元電晶體234a和234b和邏輯電晶體234c和234d（也統稱為「電晶體234」）。這可以包括形成用於電晶體234的接觸件。存儲單元電晶體234a包括功函f1的金屬柵極224a並具有閾值電壓Vt1。這種存儲單元電晶體234a還可選地包括由金屬柵極層228形成並位於金屬柵極224a之上的上覆柵極部分（overlyinggatesegment）228a（包括柵極金屬）。作為一個實例，這種上覆柵極部分228a能夠為約10nm至約30nm厚。另外，這種存儲單元電晶體234a可選地包括由金屬填充層230形成的金屬填充230a。存儲單元電晶體234b包括功函f2的金屬柵極228b並具有閾值電壓Vt2。存儲單元電晶體234b還可選地包括由金屬填充層230形成的金屬填充230b。通過利用具有不同功函f1和f2的金屬柵極224a和228b，存儲單元電晶體234a和234b能夠有效地製作而成，而同時具有不同的閾值電壓Vt1和Vt2。在本發明的實施方式中，金屬柵極層224包括用於N型高-k金屬柵極電晶體的柵極的金屬，而金屬柵極層228包括用於P型高-k金屬柵極電晶體的柵極的金屬。這導致閾值電壓Vt2大於閾值電壓Vt1。邏輯電晶體234c包括功函f1的金屬柵極224b並具有閾值電壓Vt3。邏輯電晶體234c還可選地包括由金屬柵極層228形成並位於金屬柵極224b之上的上覆柵極部分228c（包括柵極金屬）。作為一個實例，上覆柵極部分228c能夠為約10nm至約30nm厚。另外，邏輯電晶體234c可選地包括由金屬填充層230形成的金屬填充230c。邏輯電晶體234d包括功函f2的金屬柵極228d並具有閾值電壓Vt4。邏輯電晶體234d還可選地包括由金屬填充層230形成的金屬填充230d。通過利用具有不同功函f1和f2的金屬柵極224b和228d，邏輯電晶體234c和234d能夠有效地製作而成，而同時具有不同的閾值電壓Vt3和Vt4。正如上所述，金屬柵極層224包括用於N型高-k金屬柵極電晶體的柵極的金屬，而金屬柵極層228包括用於P型高-k金屬柵極電晶體的柵極的金屬。這導致閾值電壓Vt4大於閾值電壓Vt3。存儲單元電晶體234a和234b還分別包括電介質部分210a和210b，其為柵極電介質，而在本發明的實施方式中，是高-k柵極電介質。類似地，邏輯電晶體234c和234d分別包括電介質部分210c和210d，其為柵極電介質，而在本發明的實施方式中，是高-k柵極電介質。正如先前所提及的，電介質部分210能夠由相同的電介質層形成而使之在厚度和組成上基本類似。在所示的實施方式中，存儲單元電晶體234a和234b屬於第一電導率類型而邏輯電晶體234c和234d屬於第二電導率類型。作為一個實例，存儲單元電晶體234a和234b是分別包括其為P型的通道區235a和通道區235b和其為N型的源/漏區220的N型存儲單元電晶體。邏輯電晶體234c和234d是分別包括其為N型的通道區235c和通道區235d和其為P型的源/漏區220的P型邏輯電晶體。然而，在一些實施方式中，存儲單元電晶體234a和234b是P-型電晶體，而邏輯電晶體234c和234d是N型電晶體。同樣，根據一些實施方式，四個不同的電晶體234能夠利用僅僅兩個金屬柵極層224和228製成，而每一個電晶體234都具有不同的閾值電壓Vt1、Vt2、Vt3和Vt4。儘管圖2A、2B、2C、2D、2E、2F和2G證實了四個不同的電晶體234的形成，但在各個實施方式中可以製成的任何組合和數目的電晶體234。例如，在一些實施方式中，僅製成存儲單元電晶體234a和234b以及邏輯電晶體234d。圖3圖解說明包括ROM陣列的典型IC的頂視圖。更具體而言，圖3圖解說明了包括ROM陣列336的IC300。ROM陣列336包括存儲單元電晶體340，其中存儲單元電晶體340a、340b和340c都各自作了標記。IC300還包括邏輯電晶體，其中邏輯電晶體342a、342b、342d、342e、342f和342g如所示出的。IC300能夠通過利用以上所描述的工藝方法100製作而成。在各個實施方式中，圖2G的電晶體234能夠對應於存儲單元電晶體340和邏輯電晶體342a、342b、342d、342e、342f和342g，或者其它未專門示出的電晶體中的任何電晶體。然而，在本發明的實施方式中，圖2G中的存儲單元電晶體234a和234b對應於存儲單元電晶體340的任意組合。由於存儲單元電晶體234a和234b具有不同的閾值電壓Vt1和Vt2，則存儲單元電晶體234a和234b能夠對應於ROM陣列336中不同的邏輯狀態。更具體而言，一些存儲單元電晶體340基本上類似於存儲單元電晶體234a而使其具有對應於第一邏輯狀態的閾值電壓Vt1。其它存儲單元電晶體340基本上類似於存儲單元電晶體234b而使之具有對應於第二邏輯狀態的閾值電壓Vt2。IC300被構造為基於閾值電壓Vt1和Vt2傳感第一和第二邏輯狀態。在一些實施方式中，閾值電壓Vt1和Vt2至少有約100mV的差值。在一些實施方式中，閾值電壓Vt1和Vt2有約200mV至約400mV的差值。因此，根據一些實施方式，ROM陣列336能夠利用包括具有不同功函f1和f2的金屬柵極224a和228b的存儲單元電晶體234a和234b進行編程。在如此實施中，除了其它優點之外，ROM陣列336能夠具有難以逆轉設計的高度安全的編程。更具體而言，存儲單元電晶體234a和234b之間的物理差異不可能太顯而易見。因此，利用視覺檢查或其它的無創性手段可能很難逆轉ROM陣列336的設計編程。另外，在一些實施方式中，ROM陣列336能夠採用通過改變掩模226這種低級掩模的不同編程就易於而廉價地製作而成。例如，存儲單元電晶體234a和存儲單元電晶體234b能夠具有源/漏區220而通道區235a和235b功能上是可以互變的（例如，由於採用相同的離子注入和退火形成）。類似地，電介質部分210，起到了柵極電介質作用，能夠在功能上是互變（例如由於是由相同的電介質層製作而成）。因此，圖2G中的存儲單元電晶體234a通過簡單地改變掩模226而使得上覆柵極部分228a形成存儲單元電晶體234a的金屬柵極而製成時，能夠具有閾值電壓Vt2。類似地，圖2G中的存儲單元電晶體234b通過簡單地改變掩模226而使上覆柵極部分228c形成存儲單元電晶體234a的金屬柵極而製成時，能夠具有閾值電壓Vt1。根據以上的描述，很明顯，能夠使用各種技術用於實施本發明申請中描述的概念（構思），而不會偏離這些概念的範圍。而且，儘管具體參照某些實施方式進行了這些概念（構思）的描述，但是本技術領域的普通技術人員會認識到，在形式和細節上能夠作出各種變化而不會偏離這些概念的範圍。因此，所描述的實施方式在所有方面被認為是說明性的，而不是限制性的。還應該理解的是，本申請並不限於以上所描述的具體實施方式，相反許多重新布置、修改和替換都是可能的，而不會偏離本發明公開內容的範圍。