集成電路結構的形成方法

2023-07-22 19:53:41

專利名稱：集成電路結構的形成方法
技術領域：
本發明涉及集成電路結構的形成方法，尤其涉及形成凸塊的工藝。
背景技術：
在形成半導體晶片時，首先會在晶片的半導體基底表面上形成集成電路元件，例 如電晶體，然後在集成電路元件之上形成內連線結構。接著，在晶片的表面上形成凸塊，以 便於使用集成電路元件。在典型的形成凸塊的工藝中，首先形成凸塊下金屬層(under-bumpmetalIurgy ； UBM)，然後在凸塊下金屬層上形成凸塊。凸塊下金屬層的形成可包含形成銅晶種層，以及在 銅晶種層上形成掩模並將掩模圖案化，使得銅晶種層的一部份經由掩模的開口暴露出來。 然後，進行電鍍步驟，在銅晶種層暴露出來的部分上電鍍一層厚的銅層。在掩模的形成與圖案化的過程中，會產生掩模的殘留物(如殘渣)，成為圖案化 步驟的副產物。接著，必須進行表面殘留物去除步驟，在電鍍銅之前移除這些殘渣。在 表面殘留物去除步驟之後，需要限定晶片到下一工藝步驟的等候時間(queue time ；簡稱 Q-time)，等候時間通常非常短，有時候短於12小時。晶片等候時間是為在進行銅電鍍之 前，避免晶片表面氧化或汙染而導致後續嚴重的工藝問題。然而，在進行銅電鍍之前尚需要 許多工藝步驟，並且這些工藝步驟需要耗費一段長的時間，如果在進行銅電鍍之前等候時 間已到期，則個別的晶片必須再次進行表面殘留物的去除步驟，再次清潔晶片的表面。然 而，再次去除表面殘留物可能會改變掩模的尺寸與形狀，因而改變後續電鍍銅的尺寸與形 狀。在傳統的凸塊形成的工藝中還有另一問題為凸塊剝離問題。在後續的工藝期間， 因為銅晶種層與電鍍銅之間的附著力不佳，凸塊可能會剝離。上述挑戰造成凸塊的良率降 低與製造成本增加，並使凸塊的可靠度變差。

發明內容
為了解決現有技術的問題，依據一實施例，形成集成電路結構的方法包含在晶片 上形成含銅晶種層，以及在含銅晶種層暴露出來的表面上進行表面殘留物去除步驟，表面 殘留物去除步驟使用包含氟與氧的工藝氣體進行，然後在含銅晶種層暴露出來的表面上使 用含氮氣體進行還原吹淨步驟，之後在含銅晶種層上電鍍含銅層。其他實施例也揭示如下。本發明可以明顯地改善形成凸塊下金屬層的工藝強健性。為了讓本發明的上述目的、特徵、及優點能更明顯易懂，以下配合所附附圖，作詳 細說明如下


圖1至圖6B顯示依據實施例，製造凸塊下金屬層(UBM)的各中間階段的剖面示意圖；以及圖7顯示晶片在工藝反應室中的剖面示意圖，其中對晶片進行還原/吹淨步驟。其中，附圖標記說明如下2 晶片；10 基底12 內連線結構14 半導體元件；28 金屬墊；30 鈍化 層32 開口 ；40 擴散阻障層42 銅晶種層46 掩模50 銅層52 金屬層；60、62 焊錫層；100 工藝反應室。
具體實施例方式以下詳述各實施例的製造與使用，然而，可以理解的是，這些實施例提供許多可應 用的發明概念，其可以在各種不同的特定背景中實施，在此所討論的特定實施例僅用於說 明製造與使用這些實施例的特定方式，並非用以限定揭示的範圍。依據一實施例，提供一種新的形成集成電路的工藝，並以製造一實施例的各中間 階段作為說明。接著，討論實施例的各種變化。在全部的說明實施例與各種示意圖中，使用 相似的標號來標示相似的元件。參閱圖1，首先提供晶片2，其包含基底10。基底10可以是半導體基底，例如巨塊 (bulk)矽基底，其可包含其他半導體材料，例如第三族(group III)、第四族(group IV)以 及/或第五族(group V)元素。半導體元件14，例如為電晶體，其可以在基底10的表面上形 成。內連線結構12形成於基底10之上，其包含金屬線與導孔(未繪出)形成於其中，且與半 導體元件14連接。金屬線與導孔可由銅或銅合金形成，且可使用已知的鑲嵌(damascene) 工藝形成。內連線結構12可包含常見的層間介電層(inter-layer dielectrics ；簡稱 ILDs)以及金屬層間介電層(inter-metal dielectrics ；簡稱 IMDs)。金屬墊28形成於內連線結構12之上，金屬墊28可包括鋁，因此也可稱為鋁墊28。 然而，金屬墊28也可以由其他材料形成，或者包含其他材料，例如銅、銀、金、鎳、鎢、前述的 合金，以及/或前述組成的多層結構。金屬墊28可以電性連接至半導體元件14，例如經由 其下方的內連線結構12。在一實施例中，形成鈍化層(passivation layer) 30覆蓋金屬墊 28的邊緣部分。在一實施例中，鈍化層30由聚亞醯胺(polyimide)或其他已知的介電材料 形成。在鈍化層30內形成開口 32，金屬墊28經由開口 32暴露出來。可以在內連線結構 12之上形成額外的鈍化層，並且額外的鈍化層與金屬墊28具有相同的高度，或者在金屬墊 28之上。額外的鈍化層可以由例如氧化矽(siliconoxide)、氮化矽(silicon nitride)、未 摻雜的矽玻璃(un-doped silicate glass ;USG)、聚亞醯胺(polyimide)，以及/或前述組 成的多層結構形成。參閱圖2，全面性地形成擴散阻障層40以及薄的晶種層(seed layer)42。擴散阻 障層40可以是鈦層、氮化鈦層、鉭層或氮化鉭層。晶種層42的材料可包含銅或銅合金，因 此之後可稱為銅晶種層42。然而，晶種層42也可包含其他金屬，例如銀、金、鋁以及前述的 組合。在一實施例中，擴散阻障層40與銅晶種層42可使用濺鍍方式形成，擴散阻障層40 的厚度可約等於IkA，且銅晶種層42的厚度可約等於5kA,雖然他們的厚度也可以更大或 更小。本領域普通技術人員當可了解，在整篇描述中所提及的尺寸僅用於舉例說明，並且這 些尺寸可以隨著集成電路的尺寸縮減而減小。圖3說明掩模46的形成，在一實施例中，掩模46為幹膜，且可以由有機材料形成，
4例如增層絕緣膜(Ajinimoto buildup film;簡稱ABF)。在另一實施例中，掩模46由光致 抗蝕劑形成。掩模46的厚度可大於約5 μ m,或者介於約10 μ m至約120 μ m之間。接著將掩模46圖案化，例如藉由曝光顯影與蝕刻方式，使得銅晶種層42暴露出 來。殘留物(未繪出)可以是掩模46的殘留部分，以及/或在圖案化掩模46的過程中 產生的副產物，其可能會留在銅晶種層42之上。在一實施例中，如圖7所示，在工藝反應 室100內進行第一表面殘留物去除(descum)步驟，藉此從晶片2除去殘留物。第一表面 殘留物去除步驟使用的工藝氣體可包含四氟化碳(CF4)、氮氣(N2)以及氧氣(O2)(之後稱 為CF4/N2/02)。在CF4/N2/02的氣流穩定之後，例如可藉由施加微波以及/或無線電頻率 (radiofrequency ；簡稱RF)偏壓(bias)，從工藝氣體產生等離子體，此等離子體具有除去 殘留物的功效。在第一表面殘留物去除步驟完成之後，將CF4/N2/02氣體抽掉。 第一表面殘留物去除步驟後可能會有造成銅晶種層42氧化的不利現象，結果在 銅晶種層42的表面上產生銅的氧化物。實驗結果顯示，在銅晶種層42的表面，氧原子的百 分比可高達約21百分比，這表示有銅的氧化物存在。因此，對圖3所示的結構進行第一還 原以及/或吹淨(purge)步驟(稱為還原/吹淨步驟)，以消除/還原這種不利的效果。在一實施例中，第一還原/吹淨步驟使用的還原/吹淨氣體包括氫氣(H2)以及非 活性(non-active)氣體，其可以是N2以及/或惰性氣體，例如氬氣(Ar)。氫氣(H2)可使銅 晶種層還原，而非活性氣體可用來吹淨晶片2。在還原/吹淨氣體的氣流穩定之後，可施加 微波至還原/吹淨氣體，使其產生等離子體。然而，在此步驟中不施加無線電頻率(RF)偏 壓，因此可避免對銅晶種層42的轟擊(bombardment)效應。在一示範性的實施例中，微波 的能量可介於約0. IKff至約1_KW之間，且還原/吹淨步驟的時間可介於約5秒至約1分鐘 之間。在另一實施例中，還原/吹淨氣體可包括N2與02，在此例中，沒有產生N2與O2的 等離子體，因此O2不會造成銅晶種層42的氧化。O2的導入有助於使得掩模46修復從第一 表面殘留物去除步驟後所造成的接合力損傷。在其他實施例中，使用N2或惰性氣體，例如 氬氣(Ar)，來吹淨晶片2，並且沒有添加H2以及/或02。第一表面殘留物去除步驟與第一還原/吹淨步驟為選擇性的步驟，在其他實施例 中可以不執行這些步驟。接著，在晶片2上進行烘烤工藝，使掩模46硬化。烘烤工藝可以 在溫度等於約130G的烘箱中進行例如約1小時。於烘烤工藝之後，進行第二表面殘留物去除步驟，並接著進行第二還原/吹淨步 驟。第二表面殘留物去除步驟可以與第一表面殘留物去除步驟相同，第二還原/吹淨步驟 也可以與第一還原/吹淨步驟相同，因此第二表面殘留物去除步驟與第二還原/吹淨步驟 的細節在此不再重述。可以理解的是，第二表面殘留物去除步驟可能會有造成銅晶種層42 氧化的不利效應，此外，氟(F)可能會留在銅晶種層42上，進而加速銅晶種層42的氧化。實 驗結果顯示，在銅晶種層42的表面，氧原子的百分比可高達約20百分比，且氟原子的百分 比可高達約3. 5百分比，其他剩餘的百分比為銅的百分比。另外，氧原子可能會滲透銅晶種 層42到大於1000A的深度，氟原子可能會滲透銅晶種層42到大於430A的深度。此外，在晶片2的等候時間這段期間，氟可能會擴散至銅晶種層42之外，並且汙染 存放在相同晶片儲存容器中的其他晶片，例如晶片2的前開式晶片傳送盒(front opening unified pod ；簡稱F0UP)。第二還原/吹淨步驟可從銅晶種層42完全地移除氧及氟，實驗顯示在第二還原/吹淨步驟之後，銅晶種層42內大抵上沒有氧及氟存在。在晶片2的等候時間這段期間，以及在後續的電鍍步驟進行之前，晶片2可存放在 充滿N2氣體的前開式晶片傳送盒(FOUP)內，使得晶片2與有害的物質隔絕，例如氧氣、水 氣以及類似的物質。另外，可以用連續的N2氣流吹淨具有晶片2在其中的前開式晶片傳送 盒，使得任何擴散至晶片2之外的氟可以被吹淨。參閱圖4，在銅晶種層42暴露出來的表面上，於掩模46內電鍍銅，以形成銅層50。 在一示範性的實施例中，銅層50的厚度為約3 μ m至約7 μ m。在其他實施例中，銅層50的 厚度為約40 μ m至約60 μ m,使得銅層50成為銅柱(post)。可以選擇性地在銅層50上形 成金屬層52，在一實施例中，金屬層52為含鎳層，包括例如鎳層或鎳合金層，可藉由電鍍方 式形成。接著，在鎳層52上形成焊錫層60，例如藉由電鍍方式形成。焊錫層60可以是無鉛 預焊錫層(lead-free pre-solder layer)，例如由SnAg或焊錫材料形成，包含錫、鉛、銀、 銅、鎳、鉍或前述的組合的合金。在圖5中，移除掩模46，使得位於掩模46下方的銅晶種層42暴露出來。然後，將 銅晶種層42暴露出來的部分藉由蝕刻方式移除，接著移除擴散阻障層40暴露出來的部分。 然後，進行回焊工藝，形成焊錫層60作為焊錫凸塊，如圖6A所示。在另一實施例中，如圖6B所示，增加銅層50的厚度，使得銅層50成為銅柱。形成 銅柱50的工藝實質上與圖2至圖4所示的步驟相同，在此實施例中，於銅柱50上選擇性地 形成金屬層52之後，以及移除掩模46之前，可以在金屬層52上電鍍焊錫層62，其可以是薄 的焊錫層。各實施例的結果如表1所示，其中列出在各種樣品晶片中的銅晶種層42的片電阻 率數值，以顯示各實施例的效果。表 權利要求
1.一種集成電路結構的形成方法，包括提供一晶片；在該晶片上形成一含銅晶種層；在該含銅晶種層的一暴露出來的表面上進行一表面殘留物去除步驟，其中該表面殘留 物去除步驟使用一包括氟與氧的工藝氣體；在該含銅晶種層的該暴露出來的表面上使用一含氮氣體進行一還原/吹淨步驟；以及在該含銅晶種層上電鍍一含銅層。
2.如權利要求1所述的集成電路結構的形成方法，還包括在該含銅層之上形成一含鎳層；以及在該含鎳層上形成一焊錫層。
3.如權利要求1所述的集成電路結構的形成方法，還包括在該含銅晶種層之上形成一掩模；將該掩模圖案化，暴露出該含銅晶種層的該暴露出來的表面；以及烘烤該掩模。
4.如權利要求3所述的集成電路結構的形成方法，其中該表面殘留物去除步驟與該還 原/吹淨步驟在烘烤該掩模的該步驟之前進行。
5.如權利要求3所述的集成電路結構的形成方法，其中該表面殘留物去除步驟與該還 原/吹淨步驟在烘烤該掩模的該步驟之後，且在電鍍該含銅層的該步驟之前進行。
6.如權利要求3所述的集成電路結構的形成方法，其中該還原/吹淨步驟的該含氮氣 體包括氫氣與氮氣。
7.如權利要求6所述的集成電路結構的形成方法，其中在該還原/吹淨步驟期間，施加 微波以產生等離子體，且其中沒有施加無線電頻率偏壓。
8.如權利要求3所述的集成電路結構的形成方法，其中該還原/吹淨步驟的該含氮氣 體包括氧氣與氮氣。
9.如權利要求8所述的集成電路結構的形成方法，其中在該還原/吹淨步驟期間沒有 等離子體產生。
10.如權利要求1所述的集成電路結構的形成方法，還包括在該還原/吹淨步驟之後與電鍍該含銅層的該步驟之前，將該晶片保存在一晶片儲存 容器中；以及利用一連續氮氣氣流吹淨該晶片儲存容器。
全文摘要
本發明提供集成電路結構的形成方法，包含在晶片上形成含銅晶種層，以及在含銅晶種層暴露出來的表面上進行表面殘留物去除步驟，表面殘留物去除步驟使用含有氟與氧的工藝氣體進行，然後在含銅晶種層暴露出來的表面上使用含氮氣體進行還原吹淨步驟，之後在含銅晶種層上電鍍含銅層。本發明可以明顯地改善形成凸塊下金屬層的工藝強健性。
文檔編號H01L21/60GK102074486SQ20101051627
公開日2011年5月25日 申請日期2010年10月19日 優先權日2009年10月20日
發明者何明哲, 劉重希, 周孟緯, 林國誠, 林正忠 申請人:臺灣積體電路製造股份有限公司