柵邊界氧化層完整性測試結構的製作方法
2023-07-15 22:48:16
柵邊界氧化層完整性測試結構的製作方法
【專利摘要】本發明提供了一種柵邊界氧化層完整性測試結構，包括：平行布置的多個導電條狀部，其中所述多個導電條狀部的一端電連接在一起，而且所述柵邊界氧化層完整性測試結構包括形成在所述多個導電條狀部中的與多晶矽柵極兩側的源漏區域相通的接觸孔，而且所述接觸孔中填充有導電材料以使得所述多個導電條狀部分別與多晶矽柵極兩側的源漏區域電連接。
【專利說明】柵邊界氧化層完整性測試結構
【技術領域】
[0001]本發明涉及半導體製造測試領域，更具體地說，本發明涉及一種新型的柵邊界氧化層完整性測試結構。
【背景技術】
[0002]目前半導體工藝可靠性中評估柵氧化層完整性(GOI)時，會設計不同測試結構如:Isolation Edge Block (Area)，Isolation Edge Finger(STI edge)和 Gate Edge Finger以偵測不同工藝過程造成的缺陷。(JP001.01)
[0003]其中柵邊界(Gate Edge Finger)G0I測試結構目的是為了偵測柵工藝如多晶矽蝕刻參數對柵氧損傷形成的缺陷。如圖1和圖2所示常規柵邊界GOI測試結構示意圖，其中圖2是沿圖1的箭頭看到的截面圖。如圖1和圖2所不,一般是設計梳狀多晶娃I (polyfinger)連接由上層金屬2引出作為高壓端，柵氧下面襯底3中的有源區引出作為低壓端，測試時在高壓端加累積模式(accumulation)電壓直至柵氧擊穿。
[0004]隨著工藝進步柵氧化層厚度越來越薄，導致累積模式下柵氧漏電越來越大，很難偵測柵氧的瞬時擊穿點，如果改用反型(inversion)模式測試會引入反型寄生電容,如圖3
所示，影響測試結果精確性。同時，常規結構也很難偵測到如蝕<@'刻工藝造成的多晶矽殘
留引入的良率及可靠性問題。
【發明內容】
[0005]本發明所要解決的技術問題是針對現有技術中存在上述缺陷，提供一種能夠有效測量超薄氧化層瞬間擊穿特性，並且能同時偵測柵工藝造成的氧化層缺陷和多晶矽殘留問題的柵邊界氧化層完整性測試結構。
[0006]為了實現上述技術目的，根據本發明，提供了 一種柵邊界氧化層完整性測試結構。所述柵邊界氧化層完整性測試結構電連接至多晶矽柵極兩側的源漏區域；而且在柵邊界氧化層完整性測試時使得源漏區域和襯底區域都接相對低的電壓，使多晶矽柵極接相對高的電壓。
[0007]優選地，所述柵邊界氧化層完整性測試結構包括:平行布置的多個導電條狀部，其中所述多個導電條狀部的一端電連接在一起，而且所述柵邊界氧化層完整性測試結構包括形成在所述多個導電條狀部中的與多晶矽柵極兩側的源漏區域相通的接觸孔，而且所述接觸孔中填充有導電材料以使得所述多個導電條狀部分別與多晶矽柵極兩側的源漏區域電連接。
[0008]優選地，所述多個導電條狀部的一端通過與所述多個導電條狀部的一端電連接的導電連接部電連接在一起。
[0009]所述柵邊界氧化層完整性測試結構包含梳狀多晶矽柵極，而且所述梳狀多晶矽柵極間距為最小設計尺寸。[0010]本發明設計的測試結構通過梳狀接觸孔排列將器件源漏端引出；同時，還可以保證梳狀柵手指間距為最小設計尺寸；可偵測柵蝕刻工藝對柵氧造成的影響，同時偵測柵工藝多晶矽殘留造成的柵與源/漏短路等問題。
【專利附圖】
【附圖說明】
[0011]結合附圖，並通過參考下面的詳細描述，將會更容易地對本發明有更完整的理解並且更容易地理解其伴隨的優點和特徵，其中:
[0012]圖1示意性地示出了根據現有技術的常規柵邊界GOI測試結構的部分示意圖。
[0013]圖2示意性地示出了根據現有技術的常規柵邊界GOI測試結構的部分截面圖。
[0014]圖3示意性地示出了根據現有技術的常規柵邊界GOI測試結構的反型模式應力示意圖。
[0015]圖4示意性地示出了根據本發明優選實施例的柵邊界氧化層完整性測試結構。
[0016]圖5示意性地示出了根據本發明優選實施例的柵邊界氧化層完整性測試結構的截面圖。
[0017]圖6示意性地示出了不同應力條件下柵電流曲線的比較。
[0018]需要說明的是，附圖用於說明本發明，而非限制本發明。注意，表示結構的附圖可能並非按比例繪製。並且，附圖中，相同或者類似的元件標有相同或者類似的標號。
【具體實施方式】
[0019]為了使本發明的內容更加清楚和易懂，下面結合具體實施例和附圖對本發明的內容進行詳細描述。
[0020]與現有技術不同，本發明的柵邊界氧化層完整性測試結構電連接至多晶矽柵極兩側的源漏區域，，這樣在柵邊界氧化層完整性測試時使得源漏區域和襯底區域都接相對低的電壓(例如接地)，而使多晶矽柵極接相對高的電壓，從而進行柵邊界氧化層完整性測試，能夠有效測量超薄氧化層瞬間擊穿特性，並且能同時偵測柵工藝造成的氧化層缺陷和多晶矽殘留問題的。
[0021]圖4示意性地示出了根據本發明優選實施例的柵邊界氧化層完整性測試結構；圖5示意性地示出了根據本發明優選實施例的柵邊界氧化層完整性測試結構的截面圖。其中，圖5是沿圖4的箭頭看到的截面圖。
[0022]具體地說，根據本發明優選實施例的柵邊界氧化層完整性測試結構包括平行布置的多個導電條狀部10，其中所述多個導電條狀部10的一端電連接在一起(例如，通過與所述多個導電條狀部10的一端電連接的導電連接部12電連接在一起)，而且所述柵邊界氧化層完整性測試結構包括形成在所述多個導電條狀部10中的與多晶矽柵極I兩側的源漏區域相通的接觸孔11，而且所述接觸孔11中填充有導電材料以使得所述多個導電條狀部10分別與多晶矽柵極I兩側的源漏區域電連接。
[0023]優選地，所述柵邊界氧化層完整性測試結構包含梳狀多晶矽柵極，而且所述梳狀多晶矽柵極間距為最小設計尺寸。相應地，兩個導電條狀部之間的距離取決於多晶矽柵極間距大小。
[0024]本發明新設計的柵邊界氧化層完整性測試結構，用梳狀接觸孔排列方式將柵兩端源漏引出，測試過程中接地，當柵上加高壓(即，高於接地電壓的電壓)、襯底接地時，由襯底多子在柵氧界面形成的反型區寄生電容將由於源漏接地而消失，此時就可以測試到柵氧化層真正的擊穿電壓，如圖6所示不同應力條件下柵電流曲線的比較，普通反型模式很難偵測到正常擊穿特性，而將源漏引出後，可以明顯偵測到瞬時擊穿電壓點。
[0025]同時常規結構沒有規範梳狀柵手指間距的大小，一般間距較大時不容易發生多晶矽殘留問題，但在實際電路應用中的密集區域，這種問題有很大的可能性會影響良率及可靠性，所以新的設計要求梳狀柵手指間距為最小設計尺寸(minimum design rule),這樣可以有效偵測多晶矽殘留問題。
[0026]此外，需要說明的是，除非特別說明或者指出，否則說明書中的術語「第一」、「第二」、「第三」等描述僅僅用於區分說明書中的各個組件、元素、步驟等，而不是用於表示各個組件、元素、步驟之間的邏輯關係或者順序關係等。
[0027]可以理解的是，雖然本發明已以較佳實施例披露如上，然而上述實施例並非用以限定本發明。對於任何熟悉本領域的技術人員而言，在不脫離本發明技術方案範圍情況下，都可利用上述揭示的技術內容對本發明技術方案作出許多可能的變動和修飾，或修改為等同變化的等效實施例。因此，凡是未脫離本發明技術方案的內容，依據本發明的技術實質對以上實施例所做的任何簡單修改、等同變化及修飾，均仍屬於本發明技術方案保護的範圍內。
【權利要求】
1.一種柵邊界氧化層完整性測試結構，其特徵在於所述柵邊界氧化層完整性測試結構電連接至多晶矽柵極兩側的源漏區域；而且在柵邊界氧化層完整性測試時使得源漏區域接相對低的電壓，使多晶矽柵極接相對高的電壓。
2.根據權利要求1所述的柵邊界氧化層完整性測試結構，其特徵在於包括:平行布置的多個導電條狀部，其中所述多個導電條狀部的一端電連接在一起，而且所述柵邊界氧化層完整性測試結構包括形成在所述多個導電條狀部中的與多晶矽柵極兩側的源漏區域相通的接觸孔，而且所述接觸孔中填充有導電材料以使得所述多個導電條狀部分別與多晶矽柵極兩側的源漏區域電連接。
3.根據權利要求2所述的柵邊界氧化層完整性測試結構，其特徵在於，所述多個導電條狀部的一端通過與所述多個導電條狀部的一端電連接的導電連接部電連接在一起。
4.根據權利要求1或2所述的柵邊界氧化層完整性測試結構，其特徵在於，所述柵邊界氧化層完整性測試結構包含梳狀多晶矽柵極，而且所述梳狀多晶矽柵極間距為最小設計尺寸。
【文檔編號】H01L23/544GK103943609SQ201410111307
【公開日】2014年7月23日 申請日期:2014年3月24日 優先權日:2014年3月24日
【發明者】周柯, 尹彬鋒 申請人:上海華力微電子有限公司