用於sonet的帶內fec編碼器的製作方法
2024-02-14 11:58:15
專利名稱：用於sonet的帶內fec編碼器的製作方法
技術領域：
本發明涉及光通信系統，尤其涉及在這些網絡中的前向糾錯(FEC)功能。
背景技術：
由於SONET和SDH的數據率達到了2.5Gbps或更高，因此它們需要通過長光纜傳輸。這使得不僅檢測傳輸中的誤差，而且糾正這些誤差以便防止要求保護倒換的頻繁誤差條件越來越重要。
在1998年，包括本發明的申請人在內的ANSI T1X1.5技術小組啟動了一項開發一種帶內前向糾錯(FEC)算法的標準用於SONET傳輸設備的工作。(在本申請的下文中稱這個標準為「標準」)。這個草案描述了在現有的SONET總開銷內傳輸FEC校驗位和狀態/控制位的帶內FEC標準。
SONET標準的範圍包括OC-48和OC-192。對於一個STS-48分組，這個標準能提供每行每位片多達3個糾錯。對於一個STS-48幀，能提供3×9行×8位＝216位糾錯。整形(conforming)電路也應能檢測無法糾正的誤差條件(即，當每行每位片超過3個誤差時)。從概念上講，FEC層下降到低於線路層(line layer)，而且為線路層提供「糾正服務」。詳情參見這個申請中包含的標準。
目前存在適用於SONET和SDH的預期的帶內FEC電路和方法，它能滿足所提出的這些標準的要求，而且在電路區域和編解碼時間上能提供最佳性能。這個電路和方法應能工作於OC-48和OC-192數據率，禁止使用OC-12數據，還應滿足這些標準的等待時間要求，而且最好應用於高數據率。
發明內容
本發明實現了作為帶內FEC編碼器電路的技術優勢，該編碼器電路包括多個位FEC編碼器。通過編碼電路的總時延被標稱。該編碼器電路包括一個控制塊，一個校驗位生成器塊，一個控制器狀態機塊，一個FSI位插入塊，兩個不同的插入校驗位的功能塊，以及一個選擇功能塊。這些功能塊滿足SONET標準T1X1.5/99-218R3以及SDH標準ITU-T.G.707/Y.1322。並且可以利用OC-48以及OC-192數據工作。在一個實施例中，通過該編碼系統的總時延僅為14ms。
圖1A為10Gbit/s SONET ADM(加/減MUX)的總體方框圖，其中描述了本發明的FEC的存在；圖1B描述了FEC的生成；圖1C描述了FEC的終止；圖1D為根據本發明用於SONET的前向糾錯(FEC)系統的總體方框圖；圖2為FEC編碼器的頂層方框圖；圖3為FEC位片編碼器的方框圖；圖4為FEC編碼器的方框圖；圖5為FEC解碼器的頂層方框圖；圖6為位解碼器的方框圖；圖7為FEC位片解碼器的方框圖；圖8為校驗位生成器電路的方框圖；圖9為圖8的校驗位生成器的信號時序圖；圖10A為校正子1計算電路的方框圖；圖10B為校正子3計算電路的方框圖；圖10C為校正子5計算電路的方框圖；圖11示意了校正子G5(α5)計算電路的計算過程；圖12為校正子G3(α3)的計算過程；圖13示意了G3(x)校正子計算的計算過程；圖14為sigma3計算電路的方框圖；圖15為sigma2計算電路的另一方框圖；圖16A為Chien搜索頂層糾錯電路的方框圖；
圖16B為CHIEN_SEARCH_1部件的方框圖；圖16C為CHIEN_SEARCH_CB部件的方框圖；圖18描述了平方電路的公式；圖17描述了圖18的平方電路的計算過程；圖19描述了乘法器電路的計算過程；圖20描述了為G1(x)實現4位並行LFSR的電路；圖21描述了為G3(x)實現4位並行LFSR的電路；圖22描述了為G5(x)實現4位並行LFSR的電路；圖23描述了為G(x)實現4位並行LFSR的電路；圖24描述了圖23電路的計算過程；圖25描述了加4的伽羅瓦域向量生成器電路的計算過程；以及圖26描述了用於FEC解碼的反向GF(213)串行向量生成器。
具體實現方式下面為根據本發明的FEC編碼器的詳細描述和算法。前面提供了SONET標準的概述，因此，SONET標準的理解非常類似於SDH標準，而且本發明一般應用於雖然某些變量有別，但公式和算法在本質上相似的標準。FEC編碼的描述和算法該標準規定了用於編碼任何循環碼的生成器多項式G(x)＝G1(x)G3(x)G5(x)，式中G1(x)＝x13+x4+x3+x+1G3(x)＝x13+x10+x9+x7+x5+x4+1G5(x)＝x13+x11+x8+x7+x4+x+1碼字C(x)＝I(x)+R(x)信息位I(x)＝a4358x4358+…+a39x39校驗位R(x)＝I(x)modG(x)＝a38x38+…+a0縮短的BCH碼源於a(8191，8152)母碼。
該分組大小為STS-48的1行(位片)(每個分組4320個信息位加上39個校驗位)。
最小碼距d＝7，可糾正誤差數t＝3。解碼FEC描述和算法BCH碼的FEC解碼接收碼為r(x)＝C(x)+e(x)，式中C(x)＝傳輸的碼字e(x)＝誤差模式校正子計算校正子值Sk＝r(αk)＝C(αk)+e(αj)＝e(αk) 公式2.1由於C(αk)＝0 因此αk為BCH碼的根。
k＝1，3，5，…，2t-1(t為接收碼字中的誤差數，t≤3)因此，校正子的每個元Sk只是在x＝αk估計的誤差模式多項式e(x)我們稱第i個誤差定位子為Xi，從公式2.1可得到S1＝X1+X2+…XtS2＝(X1)2+(X2)2+(Xt)2公式2.2S2t＝(X1)2t+(X2)2t+(Xt)2tPeterson直接求解方法Peterson表明，利用誤差定位子多項式σ(x)可求解Sk，因為在每個誤差定位子估計的σ(x)等於0。
公式2.3σ(X)＝Xt+σ1Xt-1+…σt 利用二元碼的牛頓識別(Newton’s identites)，可得到公式2.5S1+σ1＝0S3+S2σ1+S1σ2+σ3＝0S5+S4σ1+S3σ2+S2σ3+S1σ4+σ5＝0，等等。Chien搜索為找到誤差定位子多項式σ(x)的根，即誤差定位子，以及糾正所指示的誤差，使用Chien搜索。Chien搜索順序地通過所有可能的誤差定位子值，並在發現誤差定位子時糾正相應位。
通過公式2.5除以Xt，滿足σ(x)＝0的x值滿足公式σ1x-1+σ2x-2+...σtx-t＝1測試誤差定位子αn-j等效於尋求σj是否滿足公式2.6∑σtαij＝α0＝1，j＝0，1，2，...，n-1本發明中的FEC解碼從公式2.2S1＝X1+X2+X3S3＝(X1)3+(X2)3+(X3)3S5＝(X1)5+(X2)5+(X3)5對於本發明S1＝r(α)mod G1(α)S3＝r(α3)mod G3(α3)S5＝r(α5)mod G5(α5)從公式2.5求解d1，d2，d3σ1＝S1σ2＝(S12S3+S5)/(S13+S3)σ3＝(S13+S3)+S1σ2隻使用S1，S3，S5項是因為對二元碼，S2k＝Sk2，因此(S1)2＝S2，(S1)4＝S4利用2m元GF(2m)的伽羅瓦域特性。在本應用中m＝13。
從公式2.6，Chien搜索j，j＝3833，3834，...，8189公式2.7 σ1(αj)+σ2(αj)2+σ3(αj)3＝？1如果公式2.7＝1，則將位置8192-j的位逆轉。FEC系統頂層設計參考圖1B，一般在10示意一種根據本發明優選實施例的用於SONET的帶內FEC系統和方法。系統10包括FEC編碼器12和FEC解碼器11。編碼器12還包括校驗位生成器14和線性反饋移位寄存器(LFSR)G(x)16。解碼器11包括校正子生成器20、sigma計算22以及糾錯電路24。還提供無法校正誤差的檢測電路26。校正子生成器20進一步包括3個LFSR用於FEC解碼，在圖中表示為27、28和30。乘法器32和平方器34可同時被sigma計數22和糾錯電路24使用。糾錯電路24包括4個加4LFSR36和一個串行LFSR38。
通過示意但並不局限於此，在一個實施例中，本發明10的電路控制4位並行電路工作於78MHz。編碼器12的電路降低了系統10的等待時間，而且適合一般的STS-48和STS-192 SONET接收機/發射機系統。另外，使用串行電路互補並行電路來完成編碼和解碼。
本發明相比現有技術具有多種優勢。例如，FEC解碼器14中的解碼電路使用離散數學器件計算GF(2m)，而不是象現有技術一樣使用ROM表。諸如平方器34和乘法器32的數學器件計算一個時鐘周期而不是多個時鐘周期。這樣就提高了解碼速度，而且減輕了路由擁塞。這些功能塊被分割以利用離散數學電路和並行電路提供短等待時間(或小時延)。
在STS-48應用中，如圖1A所示，使用4個獨立的FEC編碼塊和4個FEC解碼塊處理字節中的每個位。這些功能塊並行工作而且擁有自己的控制器和幀計數器，這使得每個STS-48行能提供多達24個突發糾錯。對解碼器，每個STS-48提供另一頂層控制塊。
在STS-192應用中，使用16個獨立的FEC編碼塊和16個FEC解碼塊處理字節中的每個位。這些功能塊並行工作而且擁有自己的控制器和幀計數器。對解碼器，每個STS-192提供另一頂層控制塊。
對於更高的數據率，如STS-768，使用與STS-48和STS-192相同的方法。FEC編碼器頂層設計參考圖2，FEC編碼器12由多個位FEC編碼器40組成。每個位編碼器40的設計相同。編碼器40由8個位片編碼器42構成。
參考圖3，每個位片編碼器42由校驗位生成器44、開銷插入電路46、行數據存儲器48以及FEC開/關延遲電路50構成。
參考圖4，每個位片編碼器42還包括具有控制器狀態機塊54的控制器塊52，校驗位生成器塊44，FEC狀態指示(FSI)位插入塊55，用於插入校驗位的2個不同塊58，以及選擇塊60。這些功能塊實現和滿足了該標準的要求。通過編碼系統12的總時延約為14ms。控制器52發送信號到校驗位生成器44以移入信息位，移入0，移出校驗位，以及禁止編碼某些位。控制器52還發送幀計數器信號和行尾標記符。校驗位生成器44生成校驗位以插入到段開銷(SOH)和行開銷(LOH)。2個不同插入塊58插入具有最小時延和最小校驗位存儲空間的校驗位。1104×4 RAM59被第二個校驗位插入塊用於延遲數據。控制器狀態機54實現該標準中的狀態機要求。數據選擇塊60實現該標準中的不同數據選擇模式(1＝啟動編碼，2＝帶編碼時延關閉編碼，3＝無編碼時延關閉編碼)。FEC解碼器的頂層設計現在參考圖5，FEC解碼器11由頂層控制器70和各個FEC位解碼器72構成。頂層控制器70有狀態機74，用於控制解碼器72發送使能信號到各個位解碼器72。通過解碼系統14的總時延約為14.6ms。
參考圖6和圖7，每個位片解碼器78有一個主控制器76，3個校正子生成器塊79，3個校正子校驗塊80，計算sigma2的功能塊82，計算sigma3的功能塊84，Chien搜索功能塊86，計數器87，存儲器(1154×4 RAM)88，糾錯功能塊90，誤差計數功能塊92，數據選擇功能塊94，以及解碼器狀態功能塊96。
主控制器76發送信號以啟動/禁止除校正子校驗功能塊80外的其它功能塊的功能。校正子校驗功能塊80的控制器79生成專用於啟動/禁止校正子校驗功能80的信號。校正子生成器78發送校正子到sigma計算功能塊82與84，這些功能塊包含離散的乘法、平方和加法電路。Sigma結果被發送到Chien搜索86，在此找到誤差多項式的根。Chien搜索功能塊86發送誤差ID位置到糾錯功能塊90，塊90同時糾正延遲的信息和校驗位誤差(多達3個誤差)。誤差計數功能塊92統計糾錯功能塊90糾正的誤差數。糾正的信息和校驗位被送至校正子校驗功能塊80，以檢測無法校正的誤差條件。解碼狀態功能塊96將通知上一層這種條件。可能出現信息誤差太大甚至無法由校正子校驗器80檢測的情況。這就要依靠B2計算來檢測這些誤差，如圖1A所示。FEC編碼的校驗位生成器現在參考圖1，校驗位生成器14從該標準中得到R(X)的公式。
R(x)＝I(x)modG(x)＝a38x38+…+a0G(x)＝G1(x)*G3(x)*G5(x)圖8和圖9詳細示意了校驗位生成器14。校驗位生成器14由LFSR 100和102組成。每個LFSR可同時工作於4位並行和1位串行39位模式。LFSR 100和102協同工作使得數據能連續移入並生成校驗位。第一LFSR100移入信息位。在每行的結束，在信息位移入後，第一LFSR 100將其內容轉儲到第二LFSR 102，LFSR 102立即移入39個0位而且執行模操作。一旦移入0位，第二LFSR 102中的內容即包含39個校驗位。接著，校驗位每次移出4位到校驗位寄存器104，再饋入校驗位插入功能塊106。
通過利用GF(213)和模2數學運算相乘和減去這3個較小的多項式函數，可導出LFSR 100和102的串行電路。LFSR 100和102的並行電路與串行電路的函數相同。圖9描述了校驗位生成器14的信號時序。執行這些功能的LFSR為生成器44。控制器52為編碼器生成包括SHIFT_12_ZERO在內的信號。用於Fed解碼的FEC解碼器校正子生成器現在參考圖10A、圖10B和圖10C，圖1B所示的校正子生成器26、28和30實現下述公式S1＝r(α)mod G1(α)S3＝r(α3)mod G3(α3)S5＝r(α5)mod G5(α5)校正子生成器26、28和30由計算校正子1(S1)、校正子3(S3)和校正子5(S5)的三個功能塊構成。每個功能塊由兩個線性反饋移位寄存器(LFSR)110和112構成。每個LFSR 110和112能同時工作於4位並行和1位串行39位模式。這兩個LFSR 110和112協同工作，使得數據能連續移入和生成校正子。第一LFSR 110移入信息位。在每行的結束，在信息位移入後，第一LFSR 110將其內容轉儲到第二LFSR 112，LFSR112移入39個校驗位而且執行模操作。一旦移入校驗位，第二LFSR 112中的內容即包含該校正子。接著，校驗位每次移出4位。
參考圖11和12，為計算S3和S5，如下求解α3和α5中的校正子。圖9描述了校驗位生成器的信號定時。執行這些信號的LFSR在79A、79B、79C以及80A、80B和80C示出。控制器76和77生成這些定時信號，在此使用信號SHIFT_12_CB。BCH-3的FEC Sigma計算參考圖14和15，對BCH-3碼的FEC解碼的sigma計算是利用離散數學器件進行的，而且利用並行結構使這個計算的等待時間很短。
這種計算實現了公式σ1、σ2和σ3σ1＝S1σ2＝(S12S3+S5)/(S13+S3)σ3＝(S13+S3)+S1σ2本發明實現了如圖16、17和18詳細示意做乘法、平方和立方計算的常規乘法器和平方器。立方運算是通過將平方器的輸出與其一個輸入相乘實現的。加法是利用XOR門實現的。除法電路基於YuH-Tsuen Horng和Shyue-Win Wei在「用於有限域GF(2m)的快速反向器和除法器」1994IEEE，中提出的電路，其內容在此作為參考。
仍參考圖15，sigma2和sigma3計算電路22還包括S1立方電路124。S1*S3乘法器122為S5加法器電路126提供乘積輸出，而S1立方電路124輸出其立方結果到S3加法器電路130。S1立方電路124包括一個乘法器，這個乘法器取其輸入和平方電路120接收sigma1的結果。加法器126和130為sigma2除法器電路132提供輸出。
參考圖15，平方器120將2個輸入相乘並在1個時鐘周期輸出結果。這個解決方案通常用於GF(213)。對其他冪次也可使用相同方法，但得到的門將不同。參考圖17和18對平方器電路、乘法器電路和立方電路的詳細描述。
對FEC解碼的糾錯現在參考圖16A，本發明使用並行Chien搜索功能塊每次搜索根4位，如140所示。這種並行方案縮短了等待時間而且滿足所使用的4位78Mhz數據率。串行Chien搜索糾正校驗位誤差。Chien搜索功能塊實現下述公式。
從公式2.6，利用Chien搜索j，j＝3833，3834，...，8189公式2.7σ1(αj)+σ2(αj)2+σ3(αj)3＝1如果公式2.7＝1，那麼位置8192-j處的位被逆轉。
仍參考圖16A，在140示出了Chien搜索糾錯電路。電路140包括Sigma同步器電路142，其有3個輸出，標記為Sigma 1 sync，Sigma 2 sync和Sigma 3 sync，它們的輸出提供給146所示的Chien搜索電路。每個Chien搜索電路146提供的相應輸出表示為誤差ID。
如圖16A所示，CHIEN_SEARCH_1功能塊146，CHIEN_SEARCH_2功能塊147 CHIEN_SEARCH_3功能塊149，以及CHIEN_SEARCH_1功能塊151為信息位誤差和某些校驗位誤差(行3、5、6、7、8和9的校驗位)生成Error Id。CHIEN_SEARCH_1功能塊146糾正該數據比特位置3的誤差。CHIEN_SEARCH_2功能塊147糾正該數據比特位置2的誤差。CHIEN_SEARCH_3功能塊149糾正該數據比特位置1的誤差。CHIEN_SEARCH_4功能塊151糾正該數據比特位置0的誤差。
參考圖16B，其示出了CHIEN_SEARCH_1功能塊的低層。圖中示出了功能塊200生成伽羅瓦域向量(為信息位和校驗位)。POWER_GEN1功能塊200為信息位位置和行3、5、6、7、8和9的校驗位位置生成伽羅瓦域向量，以發送到數學器件SQUARER功能塊204，CUBER功能塊206、SIGMA1_MULT功能塊210、SIGMA2_MULT功能塊212以及SIGMA3_MULT功能塊214。Sigma乘法器功能塊210、212、和214的結果被送至ADD_COMPARE功能塊216，生成error_id。CUBER功能塊206由一個乘法器功能塊構成，其從SQUARER功能塊204裝入平方後的結果。數學器件204、206、210、212、214和216實現Chien搜索公式2.7。每個CHIEN_SEARCH_2功能塊147 CHIEN_SEARCH_3功能塊149和CHIEN_SEARCH_4功能塊151的低層都類似於圖16B所示的CHIEN_SEARCH_1 146，除了它們生成在數據中特定比特位置相關的不同向量位置。生成的誤差id被糾錯功能塊90用於在通過1152×4RAM 88移位時糾正延遲的數據。
圖16C示出了CHIEN_SEARCH_CB功能塊153的低層，153為所有校驗位誤差生成Error Ids。圖16C示出了生成串行伽羅瓦域向量的POWER_GEN_CB功能塊218。SQUARER功能塊220、CUBER功能塊222、MULTIPLIER功能塊226、228、230，以及ADD_COMPARE功能塊216為生成的測試錯誤根位置的每個伽羅瓦域向量實現ChienSearch公式。CUBER功能塊222由一個乘法器功能塊構成，其從SQUARER功能塊220裝入平方後的結果。CHIEN_SEARCH_CB功能塊153提供的Error Ids用於糾正存儲的校驗位，以用於糾錯故障檢測校正子校驗功能塊80。行1、2和4的校正存儲的校驗位在數據移過88時插入到開銷中。
對FEC解碼的糾錯故障檢測「糾正的」信息位和校驗位被饋入並行校正子80生成器以判斷校正子是否為0。如果校正子不為0，則糾錯宣布失敗。這是確定是否存在3個以上誤差(最大可糾錯數)的一種可靠而簡單的辦法。儘管這個故障檢測模塊26無法捕獲所有的糾錯失敗情況，但這個方案對預測何時糾錯失敗很可靠。校驗電路80與用於校正子生成器79的電路相同，因此這個方法被再次利用而且等待時間短。如果對於一個特定行，總誤差id數(信息和校驗位)大於3，則校驗器26宣稱糾錯失敗，因為一個特定行生成的誤差id應為3個或更少。由於CHIEN_SEARCH_CB功能塊153為所有校驗位生成error_id，而其他CHIEN_SEARCHs功能塊146、147、149和151為行3、5、6、7、8和9中的校驗位生成error_id。誤差計數功能塊92確保校驗位error_id在同一行不被計數兩次。因此只有CHIEN_SEARCH_CB功能塊153生成的error_id被加入到行1、2和4的其他error_id。
併入-並出GF(213)優化的平方器現在參考圖15，為實現圖16B的sigma2計算22和Chien搜索，GF(213)向量被平方器120平方。
為比較(Jain，Surendra k.and Parhi，Keshab K.「基於低等待時間標準的GF(2M)乘法器和平方器結構」IEEE 1995)Jain和Parhi對平方器的解決方案基本小區數m(m/2)＝13(13/2)＝84.50。
等待時間＝m/2＝6.5＝7個時鐘周期。
每個小區取3個2輸入AND，3個2輸入XOR門和4個1位鎖存器。GF(213)的總AND門＞253，XOR門＞253，338個1位鎖存器。
本發明共23個XOR門，13個鎖存器。由於簡化設計的門數少，因此等待時間＝1個時鐘周期。參考圖18，圖18示意了平方器120的計算。
為適用於VLSI裝置，使用門優化的、等待時間平方電路。
併入並出GF(213)優化的乘法器為實現sigma計算和Chien搜索，GF(213)向量被乘法器122相乘。本發明有一個乘法器122，其取2個輸入相乘並在1個時鐘周期輸出GF(213)的乘法結果。
為比較(Jain，Surendra k.and Parhi，Keshab K.「基於低等待時間標準的GF(2M)乘法器和平方器結構」IEEE 1995)Jain和Parhi對乘法器的解決方案基本小區數M2＝169。
等待時間＝m+1＝14個時鐘周期。
基本小區有2個2輸入AND門，2個2輸入XOR門和3個1位鎖存器。GF(213)的總AND門數＝338，XOR門＝338，以及507個1位鎖存器。
本發明共368個XOR/AND門，13個鎖存器。由於不使用流水線結構，因此等待時間＝1個時鐘周期。
該乘法器還有2級流水線連接以滿足更嚴格的定時要求。完成1個乘法需2個時鐘周期。參考圖19，第一級為TERMS(0-24)，而第二級為RESULT M(0-12)。
現在參考圖19，其示意了乘法電路122的計算，包括中間項和GF(213)的減法結果。
用於FEC解碼的G1(x)LFSR現在參考圖20，圖20描述了實現4位並行LFSR的電路140G1(x)＝x13+x4+x3+x+1這種LFSR實現了根據標準的G1(x)函數，工作於78Mhz，而且在本例中有4位並行輸入。該電路為校正子生成器電路實現了4位並行線性移位寄存器(LFSR)，以根據本發明實現FEC。
用於FEC解碼的G3(x)LFSR現在參考圖21，圖21描述了實現4位並行LFSR的電路150G5(x)＝x13+x10+x9+x7+x5+x4+1
這種LFSR實現了根據標準的G3(x)，工作於78Mhz，而且有4位並行輸入。該電路為校正子生成器電路實現了4位並行線性移位寄存器(LFSR)，以根據本發明實現FEC。
用於FEC解碼的G5(x)LFSR現在參考圖22，圖22描述了實現4位並行LFSR的電路160G5(x)＝x13+x11+x8+x7+x4+x+1這種LFSR實現了根據標準的G5(x)，工作於78Mhz，而且有4位並行輸入。該電路為校驗位生成器電路實現了4位並行線性移位寄存器(LFSR)，以根據本發明實現FEC。
用於FEC解碼的G(x)LFSR現在參考圖23，圖23描述了實現4位並行LFSR的電路16G(X)＝G1(X)*G3(X)*G5(X)這種LFSR實現了根據標準的GX(x)，工作於78Mhz，而且有4位並行輸入。該電路為校驗位生成器電路實現了4位並行線性移位寄存器(LFSR)，以根據本發明實現FEC。圖24描述了4位並行LFSR的計算。
用於FEC解碼的伽羅瓦域(GF213)「加4」向量生成器電路現在參考圖25，一般在170有4個伽羅瓦域生成器。由於FEC解碼器11在78Mhz工作於4位並行模式，因此生成4個GF213向量和饋送4個Chien搜索電路(用於糾錯)的電路並行工作以搜索誤差多項式的根。
這個電路170用於創建加4而不是加1的4個向量生成器。這個電路170為基本的GF213向量生成器的變型，由一個線性反饋移位寄存器構成。它加4而不是加1 。
用於FEC解碼的反向(GF 213)串行向量生成器現在參考圖26，在180示出了一個生成串行GF(213)向量用於校驗位的糾錯的電路。這個電路180為下述公式實現反向串行LFSRG1(x)＝x13+x4+x3+x+1。
參考的標準T1X1.5/99-218R3為本發明的使用和操作提供了附加的詳細信息，包括描述帶內FEC校驗位的位置，狀態/控制位的位置，碼組定義和交織，STS-N信號(N＝192)，FEC狀態指示(FSI)，STS-48信號的FSI編碼，STS-N信號(N＝192)，在編碼器和解碼器的B1計算，以及在編碼器和解碼器的B2計算。另外，提供了FEC激活和去活的工作狀態，以及FEC狀態指示FSI，線AIS與FEC的相互作用，以及相關的圖表。這個標準還綜合本發明到總標準中，它滿足這個標準的所有要求。
儘管是針對一個特定的優選實施例描述本發明的，但本領域的技術人員在讀過本發明後能知道多種變化和改進。因此本發明的目的是，考慮現有技術儘可能廣泛地解釋所附權利要求書以包括所有這些變化和改進。
權利要求
1.一種帶內FEC編碼器，包括多個位編碼器，用以接收具有額外開銷的數據；一個用以生成校驗位的校驗位生成器電路；一個控制器，可控制地耦合到所述位編碼器以及所述的校驗位生成器，所述的控制器將所述的校驗位插入到所述數據的額外開銷中。
2.根據權利要求1的編碼器，其中所述的數據額外開銷具有一個段開銷(SOH)以及行開銷(LOH)，其中所述的校驗位由所述的控制器插入到所述的SOH以及LOH中。
3.根據權利要求1的編碼器，還包括一個檢驗位插入電路，其響應於所述的控制器，並且將所述校驗位插入到所述的數據額外開銷中。
4.根據權利要求2的編碼器，其中所述的校驗位插入電路包括一個第一電路，以及一個第二電路，該第二電路隨第一電路而變化，以將所述的校驗位插入到所述的SOH以及LOH。
5.根據權利要求1的編碼器，還包括一個選擇模式電路，用以選擇性地控制所述編碼的模式。
6.根據權利要求5的編碼器，其中所述的選擇模式電路具有一個編碼所述的第一模式，具有編碼時延關閉編碼的第二模式，以及無編碼時延關閉編碼的第三模式。
7.根據權利要求1的編碼器，其中所述的位編碼器並行配置，以便所述的編碼器時延少於15ms。
8.根據權利要求1的編碼器，其中所述的校驗位生成器包括一個第一線性反饋移位積存器(LFSR)。
9.根據權利要求8的編碼器，還包括一個響應於所述第一LFSR的第二LFSR。
10.根據權利要求9的編碼器，其中所述第一LFSR和所述第二LFSR工作於並行模式或者1位串行模式。
11.根據權利要求9的編碼器，其中所述第一LFSR和所述第二LFSR被這樣配置，即所述的數據可以被連續地移入所述的第一LFSR，並且轉儲到所述第二LFSR中，同時所述的校驗位同時地產生並插入。
12.根據權利要求11的編碼器，其中所述的第一LFSR被配置成移入所述的數據，並且將所述數據轉儲到所述第二LFSR中，其中所述第二LFSR用於移入所述的校驗位。
13.根據權利要求12的編碼器，其中所述的第一LFSR和第二LFSR使用多個多項式函數以及模2數學運算。
14.根據權利要求13的編碼器，包括3個所述的多項式函數。
15.根據權利要求1的編碼器，其中所述的編碼器滿足SDH標準的性能規範。
16.根據權利要求1的編碼器，其中所述的編碼器利用OC-48以及OC-192數據工作。
17.一種執行帶內前向糾錯(FEC)的方法，包括步驟a)將具有額外開銷的數據移入編碼器中；b)為所述數據生成多個校驗位；c)將所述校驗位插入所述數據額外開銷中。
18.根據權利要求17的方法，還包括步驟連續地將所述數據移入所述的編碼器，同時生成所述的校驗位，並且將所述校驗位插入到所述額外開銷中。
19.根據權利要求17的方法，其中所述的方法遵守SDK標準。
20.根據權利要求19的方法，其中所述的額外開銷具有一個段開銷(SOH)以及行開銷(LOH)，還包括將校驗位插入到所述的SOH以及LOH中的步驟。
21.根據權利要求17的方法，還包括步驟利用一個響應於控制器的檢驗位插入模塊，將所述校驗位插入到所述數據額外開銷中。
22.根據權利要求21的方法，還包括步驟使用一個校驗位插入電路，將所述校驗位插入到所述SOH以及LOH中，其中該校驗位插入電路包括一個第一電路，以及隨著第一電路變化的第二電路。
23.根據權利要求17的方法，還包括步驟使用一個用於選擇性地控制所述編碼模式的選擇模式電路，以及使用一個線性反饋移位積存器(LFSR)來生成所述的校驗位。
24.根據權利要求17的方法，還包括選擇性地控制所述編碼時延的步驟。
25.根據權利要求23的方法，還包括使用所述的LFSR同時工作於串行模式以及串行模式的步驟。
26.根據權利要求23的方法，其中所述的LFSR利用多個多項式函數以及模2數學運算。
27.根據權利要求17的方法，其中所述的數據包括OC-48或者OC-192數據。
全文摘要
本發明實現了作為帶內FEC編碼器電路的技術優勢,該編碼器電路包括多個位FEC編碼器。通過編碼電路的總時延被標稱。該編碼器電路包括一個控制塊,一個校驗位生成器塊,一個控制器狀態機塊,一個FSI位插入塊,兩個不同的插入校驗位的功能塊,以及一個選擇功能塊。這些功能塊滿足SONET標準T1X1.5/99－218R3以及SDH標準ITU－T.G.707/Y.1322,並且可以利用OC－48以及OC－192數據工作。在一個實施例中,通過該編碼系統的總時延僅為14ms。
文檔編號H04Q11/04GK1361604SQ01143829
公開日2002年7月31日 申請日期2001年12月14日 優先權日2000年12月15日
發明者邁克·雷, 克拉拉·巴龍塞利 申請人:美國阿爾卡達資源有限合夥公司