低電壓差動信號輸出級的製作方法

2024-02-13 13:44:15

專利名稱：低電壓差動信號輸出級的製作方法
技術領域：
本發明涉及一種輸出級，且特別涉及一種低電壓差動信號輸出級。
背景技術：
圖1圖示為傳統低電壓差動信號(Low voltage Differential Signal，LVDS)輸出級
的方塊圖。請參照圖1，低電壓差動信號輸出級100包括顯示信號數字110、顯示鎖相回 路120、數據並列轉串行電路(Parallel to Serial, P2S) 130以及低電壓差動信號傳送電路 140。顯示鎖相迴路120將顯示信號數字電路110送過來的一倍頻顯示頻率信號112 進行鎖相，並且加以頻率增加七倍，而產生七倍頻顯示頻率信號122。而後，數據並列 轉串行電路130同時接收一倍頻顯示頻率信號112、七倍頻顯示頻率信號122與顯示數字 數據，例如水平同步信號(Horizontal SyncSignal， 「hs」)、垂直同步信號(Vertical Sync Signal, 「vs」)、數據致能信號(Data Enable Signal，「de」)、以及三基色信號(rgb)， 並將顯示數字數據hs、vs. de、rgb進行並列轉串行運算。接著，經串行化的顯示數字數 據hs、vs> de、rgb再傳送給後級的低電壓差動信號傳送電路140，來達到以高速LVDS 格式輸出的目地。圖2圖示為圖1數據並列轉串行電路130的方塊圖。請參照圖2，定值除頻器 (除七)210將七倍頻顯示頻率信號122除七後，而產生一倍頻傳送頻率信號212。接 著，再將傳送頻率信號212傳送至低電壓差動信號傳送電路140，以做為最終頻率信號輸 出。另外，在定值除頻器210除七的過程中，同時參考顯示頻率信號112而產生的負載 信號(Load， 「Id」 )，此負載信號Id用以每七個七倍頻顯示頻率信號122的頻率後觸發 一次，使得並列轉串行電路220將顯示數字數據hs、vs. de、rgb串行後而產生串行數據 信號222 (以七倍頻率輸出的顯示數據信號)。接著，將串行數據信號222輸出並送至低 電壓差動信號傳送電路140，以完成整個並列轉串行的轉換動作。請合併參照圖1與圖2，在低電壓差動信號輸出級100架構中，七倍頻顯示頻率 信號122與一倍頻顯示頻率信號112彼此間有相位鎖定關係，而顯示數字數據hs、vs、 de、rgb與一倍頻顯示頻率信號112間有同步關係，故並列轉串行電路220隻需參考一倍 頻顯示頻率信號112，並選定合適的負載信號ld，即可安全的達成數據並列轉串行的任 務。另外，顯示鎖相迴路120是一個傳統鎖相迴路，而其本身的設計相對於頻率合 成器更為複雜，其限制也較多。再者，為了使得低電壓差動信號輸出級100所產生的輸 出信號達到降低系統電磁幹擾(ElectromagneticInterference，EMI)的作用，顯示鎖相迴路 120通常需要具備展頻輸出的功能。而在傳統的做法上，顯示鎖相迴路120若需具備展頻 輸出的功能，通常需要兩個鎖相迴路串接來達成，如此將增加額外的成本，整個電路架 構較為複雜也較缺乏彈性。

發明內容
本發明提供一種低電壓差動信號輸出級電路，通過讓電路設計可較為簡化也較 具彈性，同時也降低整體電路製作成本。在一實施例中，本發明提供一種低電壓差動信號輸出級，包括顯示信號數字電 路、一數據並列轉串行電路與一傳送電路。此顯示信號數字電路根據第一倍頻頻率信 號，產生具有同步關係的顯示信號與顯示頻率信號。數據並列轉串行電路根據第二倍頻 頻率信號，對上述顯示信號進行取樣，以產生串行數據信號與串行頻率信號，其中第一 倍頻頻率信號與第二倍頻頻率信號具有頻率倍數關係，數據並列轉串行電路包括一調整 架構，用以根據不具有相位鎖定關係的顯示頻率信號與第二倍頻頻率信號，控制調整串 行頻率信號，以及控制串行數據信號根據第二倍頻頻率信號的頻率送出的時間。傳送電 路接到數據並列轉串行電路，用以傳送輸出串行數據信號與串行頻率信號，作為低電壓 差動信號輸出級輸出。在上述低電壓差動信號輸出級中，還包括一倍頻電路，用以根據一參考頻率產 生第一倍頻頻率信號與第二倍頻頻率信號。在一實施例中，本發明提供一種低電壓差動信號輸出級，包括一倍頻電路、一 顯示信號數字電路、一數據並列轉串行電路與一傳送電路。此倍頻電路用以根據參考頻 率產生第一倍頻頻率信號與第二倍頻頻率信號，其中第一倍頻頻率信號與第二倍頻頻率 信號具有頻率倍數關係。顯示信號數字電路則是根據第一倍頻頻率信號，產生具有同步 關係的顯示信號與顯示頻率信號。數據並列轉串行電路則是根據第二倍頻頻率信號與顯 示頻率信號，對顯示信號進行取樣，以產生串行數據信號與串行頻率信號，其中數據並 列轉串行電路進一步回授輸出一調校相位信號給倍頻電路，並據以調整所產生的第一倍 頻頻率信號的相位，進而調整顯示頻率信號的相位。傳送電路則是連接到數據並列轉 串行電路，用以傳送輸出串行數據信號與串行頻率信號，作為低電壓差動信號輸出級輸 出O在一實施例中，本發明提供一種低電壓差動信號輸出級，包括顯示信號數字電 路、顯示鎖相迴路、數據並列轉串行電路與傳送電路。此顯示信號數字電路接收顯示 信號，並據以產生具有同步關係的顯示信號與顯示頻率信號。顯示鎖相迴路用以接受顯 示頻率信號，經鎖相操作後，據以輸出具有同步的第一倍頻頻率信號與第二倍頻頻率信 號，其中第一倍頻頻率信號與第二倍頻頻率信號具有頻率倍數關係。數據並列轉串行電 路根據第二倍頻頻率信號，對顯示信號進行取樣以產生串行數據信號與串行頻率信號。 傳送電路接到數據並列轉串行電路，用以傳送輸出串行數據信號與串行頻率信號，作為 上述低電壓差動信號輸出級輸出。在一實施例中，本發明提供一種低電壓差動信號輸出級，包括顯示信號數字電 路、顯示鎖相迴路、具相位校正的數據並列轉串行電路與傳送電路。此顯示信號數字電 路接收一顯示信號，並據以產生具有同步關係的顯示信號與第一倍頻頻率信號。顯示鎖 相迴路用以接受第一倍頻頻率信號，經鎖相操作後，據以輸出一第二倍頻頻率信號，其 中第一倍頻頻率信號與第二倍頻頻率信號具有頻率倍數關係。具相位校正的數據並列轉 串行電路用以根據第二倍頻頻率信號對顯示信號進行取樣，以產生串行數據信號與串行 頻率信號，此具相位校正的數據並列轉串行電路包括一調整架構，用以調整第一倍頻頻率信號與第二倍頻頻率信號的相位，並據以控制調整串行頻率信號，以及控制串行數據 信號根據第二倍頻頻率信號的頻率送出的時間。傳送電路接到數據並列轉串行電路，用 以傳送輸出串行數據信號與串行頻率信號，作為低電壓差動信號輸出級輸出。
下面通過具體實施例並結合附圖對本發明做進一步的詳細描述。


圖1圖示為傳統低電壓差動信號輸出級的方塊圖； 圖2圖示為圖1數據並列轉串行電路的方塊圖； 圖3圖示為本發明一實施例低電壓差動信號輸出級的方塊圖； 圖4圖示為圖3具相位校正的數據並列轉串行電路的一種實施範例； 圖5圖示為圖4管線延遲級的一種實施範例；
圖6圖示為圖3具相位校正的數據並列轉串行電路的另一種實施範例； 圖7圖示為本發明另一實施例低電壓差動信號輸出級的方塊圖； 圖8圖示為本發明又一實施例低電壓差動信號輸出級的方塊圖； 圖9圖示為本發明再一實施例低電壓差動信號輸出級的方塊圖。 附圖標記說明
100、300、700 低電壓差動信號輸出級； 110、320、720、810、910 顯示信號數字電路； 120、820、920 顯示鎖相迴路； 130、830數據並列轉串行電路； 140、840、940 低電壓差動信號傳送電路； 210 定值除頻器； 220、430、650 並列轉串行電路； 310、710 倍頻電路；
330、930具相位校正的數據並列轉串行電路； 730數據並列轉串行電路； 340、740 傳送電路； 410、610 管線延遲級； 420、640 除頻器； FFl FFn 正反器； 620 判斷電路； 630 與門；
112 一倍頻顯示頻率信號 122 七倍頻顯示頻率信號； 212 傳送頻率信號； 222 串行數據信號； 342 輸出信號； 622 位移信號； 805 頻率信號；
822 輸出端OUT所輸出的輸出信號；824 FB端所輸出的信號。
具體實施例方式本發明提出一種低電壓差動信號(Low voltage DifferentialSignal，LVDS)輸出
級，將原本的顯示鎖相迴路改為一種倍頻電路，例如顯示頻率合成電路，可以是配置於 輸出級，或是由系統提供。在此架構中，將顯示鎖相迴路的功能拆解到倍頻電路與新型 的數據並列轉串行電路(Parallel to Serial，P2S)中，前者負責產生所需的頻率，後者以動 態方式決定相位，也就是具有自動相位校正的功能，而能取得所需要的相位。此倍頻電 路同時也具備展頻輸出的功能。如此一來，整體的架構可較為簡化，也較具彈性，同時 也降低整體系統成本。底下將以具體實施例加以說明本發明所提出的低電壓差動信號輸出級。請參照圖3，是圖示為本發明一實施例低電壓差動信號(LowVoltageDifferential Signal, LVDS)輸出級的方塊圖。請參照圖3，低電壓差動信號輸出級300包括倍頻電路 310、顯示信號數字電路320、具相位校正的數據並列轉串行電路330與傳送電路340。倍頻電路310用以接收參考頻率信號(以下簡稱Sref)，而產生第一倍頻頻率信 號clk_lx_p與第二倍頻頻率信號clk_7x。在本實施例中，第一倍頻頻率信號clk_lx_p為 一倍頻率合成信號，而第二倍頻頻率信號dk_7x為七倍頻率合成信號。如前所述，此參 考頻率信號Sref可以是前級提供給顯示信號數字電路的頻率信號(如圖1的dp_clk)，或 是由系統所產生獨立的參考頻率，皆可達成本實施例所提出的輸出級架構。顯示信號數字電路320耦接至倍頻電路310，接收並依據第一倍頻頻率信號 clk_lx_p,以產生顯示信號hs、vs> de、rgb與顯示頻率信號clk_lx，並分別傳送到具相 位校正的數據並列轉串行電路330。具相位校正的數據並列轉串行電路330耦接至倍頻電路310與顯示信號數字電路 320，用以依據第二倍頻頻率信號clk_7x與顯示頻率信號clk_lx，取樣顯示信號hs、vs、 de, rgb,以產生串行數據信號tx_data與串行頻率信號tx_clk。傳送電路340耦接至具相 位校正的數據並列轉串行電路330，接收串行數據信號tx_data與串行頻率信號tx_clk，以 產生輸出信號342，來達到以高速傳送的目的。在本實施例中，串行數據信號tx_data會 以七倍頻的頻率進行傳輸，而串行頻率信號tx_dk會以一倍頻的頻率進行傳輸，且串行 數據信號tx_data與串行頻率信號tx_clk發生時間要配合。在整體作動上，倍頻電路310接收參考頻率信號Sref後，並依據參考頻率信號 Sref進行頻率合成，以產生第一倍頻頻率信號(一倍頻率合成信號)clk_lx_p與第二倍頻 頻率信號(七倍頻率合成信號)dk_7x。接著，分別將第一倍頻頻率信號clk_lx_p與第二 倍頻頻率信號clk_7x提供給顯示信號數字電路320與具相位校正的數據並列轉串行電路 330。如此一來，倍頻電路310相較於圖1的顯示鎖相迴路120來說更具彈性，且展頻功 能可與頻率合成電路結合，可以減少額外增加展頻電路的成本。接著，顯示信號數字電路320會依據第一倍頻頻率信號clk_lx_p，而產生顯示信 號hs、vs、de、rgb與顯示頻率信號clk_lx。之後，具相位校正的數據並列轉串行電路 330會參考顯示頻率信號clk_lx與第二倍頻頻率信號clk_7x，將串行頻率信號tx_clk與通過並串運算轉換後的串行數據信號tx_data傳送至傳送電路340，以達到高速傳傳送的目 的。由於顯示頻率信號clk_lx與第二倍頻頻率信號clk_7x不具有相位鎖定關係，因此數 據並列轉串行電路包括一調整架構，用以控制輸出調整所述串行數據信號tx_data與串行 頻率信號tx_clk，以及控制串行數據信號tx_data根據第二倍頻頻率信號clk_7x的頻率送 出的時間。上述的低電壓差動信號輸出級300，在一實施例中，上述第一倍頻頻率信號 clk_lx_p與第二倍頻頻率信號clk_7x是由包括此低電壓差動信號輸出級300的系統的倍頻 電路所提供。在另一實施例中，上述第一倍頻頻率信號clk_lx_p與第二倍頻頻率信號clk_7x 是由低電壓差動信號輸出級300的倍頻電路310所提供。而此倍頻電路310是根據一參 考頻率Sref所產生上述的第一倍頻頻率信號clk_lx_p與第二倍頻頻率信號clk_7x，此參 考頻率Sref可以是前級提供給顯示信號數字電路的頻率信號，或是由系統所產生獨立的 參考頻率，皆可達成本實施例所提出的輸出級架構。圖4圖示數據並列轉串行電路的一種實施範例電路方塊示意圖，可運用在圖3 的低電壓差動信號輸出級300中。請參照圖4，數據並列轉串行電路包括管線延遲級 (Pipeline Delay Stages) 410、除頻器420、並列轉串行電路430。管線延遲級410接收第二 倍頻頻率信號clk_7x與顯示頻率信號clk_lx，並利用第二倍頻頻率信號clk_7x對顯示頻 率信號clk_lx進行取樣，以產生重置信號Srst。舉例來說，管線延遲級410可由多個正反器(Flip Flop) FFl FFn串接而成，且 如圖5所示，其中η為大於1的正整數。當顯示頻率信號clk_lx為「111000」，而傳送 到管線延遲級410時，第1個正反器FFl會將「111000」延遲一個位後輸出第1級延遲 信號SD1，而此第1級延遲信號SDl為「1111000」。接著，第1級延遲信號SDl會被 傳送至第2個正反器FF2後並進行延遲的動作，而輸出第2級延遲信號SD2，且此第2級 延遲信號SD2為「11111000」。而其餘第3 η級延遲信號SD3 SDn則類推，故在 此不再贅述。之後，管線延遲級410便利用第二倍頻頻率信號(七倍頻率合成信號)clk_7x從 第1 η級延遲信號SDl SDn的某一級的前後，產生重置信號Srst，以便於讓除頻器 420進行調整其輸出負載脈衝信號(LoadPulse，以下簡稱Id)與串行頻率信號tx_clk的依 據。除頻器420耦接至管線延遲級410，用以依據重置信號與第二倍頻頻率信號 clk_7x,而產生負載信號Id與串行頻率信號tx_clk。在本實施例中，除頻器420的除頻 倍率會與第二倍頻頻率信號dk_7x的倍頻倍率相關。並列轉串行電路430耦接至除頻器 420，用以依據負載信號ld，並利用第二倍頻頻率信號clk_7x擷取顯示信號hs、vs、de、 rgb，以產生串行數據信號tx_data。由前述可知，管線延遲級410會利用第二倍頻頻率信號clk_7x取樣顯示頻率信號 clk_lx,來產生重置信號Srst。之後，將重置信號Srst傳送至除頻器420，以便重設除頻 器420內部的狀態，通過改變除頻器420輸出的負載信號Id的相位與串行頻率信號tx_clk 的相位，以達到負載信號Id可安全的觸發(Trigger)並列轉串行電路430輸出串行數據信 號tx_data的目的。
在本實施例中，具相位校正的數據並列轉串行電路330還需額外考慮顯示頻率 信號clk_lx與第二倍頻頻率信號clk_7x之間的存在相位差異與所使用的頻率高低。亦即 在第二倍頻頻率信號clk_7x越高頻的頻率上，此架構不致誤動作所能接受的顯示頻率信 號clk_lx與第二倍頻頻率信號clk_7x間相位差越小。以下將舉另一例，以用來說明產生負載信號Id以安全觸發數據並列轉串行動作 的方法，且不用受限於顯示頻率信號clk_lx與第二倍頻頻率信號clk_7x相對相位與操作 頻率限制。在此實施例中，增加一判斷電路介於管線延遲級與除頻器之間，用於判斷信 號正緣區間的判斷，特別是顯示頻率信號的正緣區間。管線延遲級接收上述第二倍頻頻 率信號與顯示頻率信號，並利用第二倍頻頻率信號對顯示頻率信號進行取樣，以產生量 化信號。而判斷電路，則是依據負載信號Id與量化信號，而產生位移信號(Shift)。此判 斷電路用以正確判斷出負載信號Id與顯示頻率信號之間的相位差異，並提供信息以讓除 頻器可以作出發出負載信號Id的時間，以便能安全取樣顯示信號的目的，例如對水平同 步信號(Horizontal Sync Signal，「hs」)、垂直同步信號(Vertical SyncSignal，「vs」)、 數據致能信號(Data Enable Signal，「de」)、以及三基色信號(rgb)的取樣。具體實施 例如圖6所示。圖6圖示為圖3具相位校正的數據並列轉串行電路的另一種實施範例。請參照 圖6，具相位校正的數據並列轉串行電路330包括管線延遲級610、判斷電路620、與門 630、除頻器640與並列轉串行電路650。管線延遲級610接收顯示頻率信號clk_lx與第二倍頻頻率信號clk_7x，並利 用第二倍頻頻率信號clk_7x對顯示頻率信號clk_lx進行取樣，以產生量化信號tx_clk_ rp[n:0]o 其中，量化信號tx_clk_rp[n:0]為頻率顯示信號tx_clk正緣區間產生。除頻器640耦接至與門630，用以依據重置信號Srst而產生負載信號Id與串行頻 率信號tx_clk。在本實施例中，除頻器640為除七除頻器。並列轉串行電路650耦接至 除頻器640，用以依據負載信號ld，並利用第二倍頻頻率信號clk_7x擷取顯示信號hs、 vs> de、rgb,以產生串行數據信號tx_data。與門630接收第二倍頻頻率信號clk_7x與 位移信號(Shift) 622，並對第二倍頻頻率信號clk_7x與位移信號622進行及運算，以產生 重置信號Srst。判斷電路620耦接至管線延遲級610與除頻器640，用以依據負載信號Id與量化 信號tx_Clk_rp[n:0]，而產生位移信號622。在本實施例中，判斷電路620主要用以正確判 斷出負載信號Id與顯示頻率信號clk_lx之間的相位差異，並提供信息以讓除頻器640可 以作出調整，以便到安全取樣顯示信號hs、vs、de、rgb的目的。舉例來說，除頻器640初始時處於一內同步(FreeRun)狀態，並且以每七個第二 倍頻頻率信號(七倍頻率合成信號)dk_7x的周期產生負載信號ld，並將負載信號Id傳送 至判斷電路620。當判斷電路620接收負載信號ld，也同時接收量化信號tx_dk_rp[n:0]。若負載信號Id產生時，量化信號tx_Clk_rp[n:0]的各個信號為「1」的有效區間 落在相對危險的範圍(例如量化信號tx_Clk_rp[n:0]處於轉態的地方，例如由邏輯「0」轉 變成邏輯「1」)，則判斷電路620會產生位移(Shift)信號622 (例如一個第二倍頻頻率 信號clk_7x周期的信號)SS為邏輯「0」至與門630。此時與門630會產生邏輯「0」 的重置信號Srst至除頻器640，使得除頻器640的觸發頻率信號少掉一個第二倍頻頻率信號clk_7x頻率脈衝。如此一來，會導致除頻器640在下一次輸出負載信號Id時，會晚一 個第二倍頻頻率信號clk_7x頻率周期。而在下一次的顯示頻率信號clk_lx運算周期中(亦即七個第二倍頻頻率信號 clk_7x周期長度)，上述演算方式將重複一次，直到負載信號Id產生時，量化信號tx_clk_ rp[n:0]的各個信號為「1」的有效區間落在相對安全的範圍(亦即量化信號tx_Clk_rp[n:0] 沒有轉態)，判斷電路620會產生位移信號622為邏輯「1」為止，亦即不再調整送至 除頻器640的第二倍頻頻率信號clk_7x，藉以達到調整負載信號Id相對於顯示頻率信號 clk_lx為安全的目的。另外，判斷電路620還可以依據顯示信號vs與de，來調整負載信號Id的狀態。 其中，顯示信號VS與de可用來定義調整負載信號Id發生的時間區間。也就是說，以顯 示信號vs與de而言，上述時間區間可定義在顯示信號的數據空白區間(Hblanktime與V blank time),以讓此調整機制不會影響到正常的顯示數據輸出時間區間(activetime)的頻 率信號，同時，也提供判斷電路620具有更多的調整彈性。圖7圖示為本發明另一實施例低電壓差動信號輸出級的方塊圖。請參照圖7，低 電壓差動信號輸出級700包括倍頻電路710、顯示信號數字電路720、數據並列轉串行電 路730與傳送電路740。本實施例倍頻電路710、顯示信號數字電路720與傳送電路740 的操作方式可以參照圖3倍頻電路310、顯示信號數字電路320與傳送電路340，故在此 不再贅述。在本實施例中，數據並列轉串行電路730可為一般的數據並列轉串行電路，如 圖4所示的數據並列轉串行電路，或是採用如圖6所示新型的數據並列轉串行電路。而 此數據並列轉串行電路730會輸出調校相位信號phaSe_State至倍頻電路710。而調校相 位信號phaSe_State的產生方式為，數據並列轉串行電路730會利用顯示頻率信號clk_lx來 取樣第二倍頻頻率信號clk_7x，並將其領先或是落後的信息(亦即顯示頻率信號clk_lx的 相位領先第二倍頻頻率信號dk_7x或是顯示頻率信號clk_lx的相位落後第二倍頻頻率信 號clk_7x)通過調校相位信號phaSe_State輸出，並送至倍頻電路710。之後，倍頻電路710再據以調整第一倍頻頻率信號clk_lx_p的輸出相位，並通過 第一倍頻頻率信號clk_lx_p的調整延遲量來達到送至具相位校正的數據並列轉串行電路 730的顯示頻率信號clk_lx與第二倍頻頻率信號clk_7x的相位鎖定目地。另外，數據並 列轉串行電路730內部的負載信號Id產生方式便不需要再處理第二倍頻頻率信號clk_7x 與顯示頻率信號clk_lx間相位同步問題。值得一提的是，數據並列轉串行電路730若採用圖6所示新型的數據並列轉串行 電路，則數據並列轉串行電路730內部的調整方式，則是使用如圖6傳送至判斷電路620 顯示信號vs與de空白區間的校正方式，以達到與圖6相同的校正效果。由前述可知，本實施例低電壓差動信號輸出級300、700的架構中，倍頻電路 310、710負責產生所需的頻率，具相位校正的數據並列轉串行電路330、730鎖定所需要 的相位，而倍頻電路310、710同時也具備展頻輸出的功能。如此一來，本實施例所提供 的低電壓差動信號輸出級300、700的架構可較為簡化也較具彈性，同時也降低整體系統 成本。在一般的低電壓差動信號輸出級應用上，對於展頻的應用上，通常包括兩種，第一種為前端所接收的信號就是已經經過展頻處理的展頻頻率信號，如此後端便不需要 再展頻，也就是後端的顯示鎖相迴路或是倍頻電路就不需要根據輸入頻率信號產生展頻 頻率信號。而另外一種，則是相反，前端所接收的信號未經過展頻處理，而由後端的電 路進行展頻的操作。在兩種不同展頻的運用上，所提出不同的架構，例如圖3與圖7的 實施例，在採用圖6所示新型的數據並列轉串行電路，皆可吸收掉因為展頻所造成的第 一倍頻頻率信號dk_lx與第二倍頻頻率信號clk_7x之間的相位差，而不致於有錯誤的動 作，同時產生展頻的串行數據信號tx_data與串行頻率信號tx_clk輸出。綜上所述，本發明通過倍頻電路提供所需的頻率(一倍頻率合成信號與七倍頻 率合成信號)，以及具相位校正的數據並列轉串行電路鎖定所需的相位(負載信號Id與串 行頻率信號tx_clk)。另外，倍頻電路同時具備展頻輸出的功能。如此一來，可以使得低 電壓差動信號輸出級的整體架構於設計上較為簡單，也較具有彈性，同時也可以降低整 體製作成本。本發明在圖3與圖7的實施例中，提出了採用倍頻電路取代顯示鎖相迴路，但本 發明的概念也可使用在具有顯示鎖相迴路與傳統數據並列轉串行電路的架構下，但須進 一步設計，方可讓低電壓差動信號輸出級的展頻應用範圍與幅度更大(顯示鎖相迴路的 展頻設定範圍可用性更大)。底下將以具體實施例說明。在如圖1傳統架構中使用顯示鎖相迴路的應用而言，搭配傳統數據並列轉串行 電路，頻率信號clk_lx同時連接到顯示鎖相迴路120與數據並列轉串行電路130，在前述 兩種展頻應用上，展頻幅度開到很大時，都會使得數據並列轉串行電路130誤動作。此 是因為頻率信號clk_lx與頻率信號clk_7x之間相位差的劇烈變化導致負載信號Id無法固 定產生在頻率信號clk_7x的七個頻率周期上的固定位置。原因是與數據並列轉串行電路 130的輸入頻率信號clk_lx與頻率信號clk_7x之間有頻率與相位的限制有關。在應用本發明另一實施例，也可改變連接的方式，如圖8所示。圖8是說明本 發明一實施例的低電壓差動信號輸出級電路示意圖。此低電壓差動信號輸出級包括顯示 信號數字電路810、顯示鎖相迴路820、數據並列轉串行電路830以及低電壓差動信號傳 送電路840。前級提供頻率信號805(如圖所示的dp_clk)給顯示信號數字電路810，而據以輸 出顯示數字數據hs、vs、de、rgb,以及頻率信號clk_lx_pll。而後，將原本提供給數據 並列轉串行電路的頻率信號clk_lx與clk_7x分別改為由顯示鎖相迴路820通過FB端所 輸出的信號824與通過輸出端OUT所輸出的輸出信號822。FB端所輸出的信號824與 輸出端OUT所輸出的信號差異在於，FB端所輸出的信號是輸出端OUT所輸出的輸出信 號822經過除頻器除頻後的結果。在兩種展頻的情況之下，輸出端OUT所輸出的輸出信 號822與FB端所輸出的信號824將維持同步的關係，但是在顯示鎖相迴路820的輸入端 IN所接收的頻率信號clk_lx_pll，與輸出端OUT所輸出的輸出信號822就沒有同步的關 系。因此，相較於傳統圖1的接線方式，其數據並列轉串行電路(P2S) 130展頻操作的範 圍比較窄。而本實施例中，由於FB端所輸出的信號824與輸出端OUT所輸出的輸出信 號822兩信號為同步的特性，因此可以解決圖1對於展頻應用的限制。而在另外一個實施例中，也可採用不同的連接方式達到目的。如圖9所示，是 說明本發明另一實施例的低電壓差動信號輸出級電路示意圖。此低電壓差動信號輸出級包括顯示信號數字電路910、顯示鎖相迴路920、具相位校正的數據並列轉串行電路930 以及低電壓差動信號傳送電路940。如圖所示，將傳統數據並列轉串行電路換成新型數據 並列轉串行電路，也就是採用如圖6所示，具相位校正的數據並列轉串行電路。由於新 型數據並列轉串行電路本身具有自動校正相位的特性，也可解決圖1展頻應用的限制， 而且頻率信號clk_lx與clk_7x其相位差距安全操作範圍較圖8應用上為廣。本發明所提出的低電壓差動信號輸出級應用，即使是採用顯示鎖相迴路，也可 以搭配新型的數據並列轉串行電路，如圖9所示，而且這樣的組合，可讓低電壓差動信 號輸出級的展頻應用範圍與幅度更大(顯示鎖相迴路的展頻設定範圍可用性更大)。最後應說明的是以上實施例僅用以說明本發明的技術方案，而非對其限制； 儘管參照前述實施例對本發明進行了詳細的說明，本領域的普通技術人員應當理解其 依然可以對前述各實施例所記載的技術方案進行修改，或者對其中部分技術特徵進行等 同替換；而這些修改或者替換，並不使相應技術方案的本質脫離本發明各實施例技術方 案的精神和範圍。
權利要求
1.一種低電壓差動信號輸出級，包括一顯示信號數字電路，根據一第一倍頻頻率信號，產生具有同步關係的一顯示信號 與一顯示頻率信號；一數據並列轉串行電路，根據一第二倍頻頻率信號，對所述顯示信號進行取樣，以 產生一串行數據信號與一串行頻率信號，其中所述第一倍頻頻率信號與所述第二倍頻頻 率信號具有頻率倍數關係，所述數據並列轉串行電路包括一調整架構，用以根據不具有 相位鎖定關係的所述顯示頻率信號與所述第二倍頻頻率信號，控制調整所述串行頻率信 號，以及控制所述串行數據信號根據所述第二倍頻頻率信號的頻率送出的時間；以及一傳送電路，耦接至所述數據並列轉串行電路，用以傳送輸出所述串行數據信號與 所述串行頻率信號，作為所述低電壓差動信號輸出級輸出。
2.根據權利要求1所述的低電壓差動信號輸出級，還包括一倍頻電路，用以根據一參 考頻率產生所述第一倍頻頻率信號與所述第二倍頻頻率信號。
3.根據權利要求2所述的低電壓差動信號輸出級，其中所述參考頻率是由一前級裝置 所提供給所述顯示信號數字電路的頻率信號。
4.根據權利要求2所述的低電壓差動信號輸出級，其中所述參考頻率是由包括所述低 電壓差動信號輸出級的系統所產生。
5.根據權利要求1所述的低電壓差動信號輸出級，其中所述第一倍頻頻率信號與所述 第二倍頻頻率信號是由包括所述低電壓差動信號輸出級的系統的一倍頻電路所提供。
6.根據權利要求1所述的低電壓差動信號輸出級，其中所述數據並列轉串行電路的調 整架構包括一管線延遲級，接收所述第二倍頻頻率信號與所述顯示頻率信號，並利用所述第二 倍頻頻率信號對所述顯示頻率信號進行取樣，以產生一重置信號；一除頻器，接收所述第二倍頻頻率信號，並經除頻運算後調整為所述串行頻率信號 輸出，並輸出一負載信號；以及一併列轉串行單元，用以對所述顯示信號進行取樣，以產生所述串行數據信號，並 通過所述負載信號觸發下將所述串行數據信號輸出；其中所述重置信號則是用以重設所述除頻器的狀態，通過改變所述除頻器輸出的負 載信號的相位與所述串行頻率信號的相位，以使所述負載信號正確地觸發所述並列轉串 行單元輸出所述串行數據信號。
7.根據權利要求1所述的低電壓差動信號輸出級，其中所述調整架構包括一管線延遲級，接收所述第二倍頻頻率信號與所述顯示頻率信號，並利用所述第二 倍頻頻率信號對所述顯示頻率信號進行取樣，以產生一量化信號；一判斷電路，連接到所述管線延遲級，用於判斷所述顯示頻率信號的正緣區間，來 決定所述負載信號與所述顯示頻率信號之間的相位差異，以據以調整一位移信號；一除頻器，接收一信號，並經除頻運算後調整為所述串行頻率信號輸出，並輸出一 負載信號；其中所述信號是根據所述第二倍頻頻率信號與所述位移信號所產生。
8.根據權利要求7所述的低電壓差動信號輸出級，其中所述判斷電路接收所述顯示信 號內的一垂直同步信號與一數據致能信號，據以調整所述負載信號觸發的時間區間，使其落於所述顯示信號的數據空白區間內。
9. 一種低電壓差動信號輸出級，包括一倍頻電路，用以根據一參考頻率產生一第一倍頻頻率信號與一第二倍頻頻率信 號，其中所述第一倍頻頻率信號與所述第二倍頻頻率信號具有頻率倍數關係；一顯示信號數字電路，根據所述第一倍頻頻率信號，產生具有同步關係的一顯示信 號與一顯示頻率信號；一數據並列轉串行電路，根據所述第二倍頻頻率信號與所述顯示頻率信號，對所述 顯示信號進行取樣，以產生串行數據信號與串行頻率信號，其中所述數據並列轉串行電 路進一步回授輸出一調校相位信號給所述倍頻電路，並據以調整所產生的所述第一倍頻 頻率信號的相位，進而調整所述顯示頻率信號的相位；以及一傳送電路，接到所述數據並列轉串行電路，用以傳送輸出所述串行數據信號與所 述串行頻率信號，作為所述低電壓差動信號輸出級輸出。
10.根據權利要求9所述的低電壓差動信號輸出級，其中所述倍頻電路根據所述數據 並列轉串行電路的調校相位信號對所述顯示頻率信號的相位進行一延遲量的調整，來達 到傳送到所述並列轉串行電路的所述顯示頻率信號與所述第二倍頻頻率信號之間的相位 鎖定。
11.根據權利要求9所述的低電壓差動信號輸出級，其中所述參考頻率是由一前級裝 置所提供給所述顯示信號數字電路的頻率信號。
12.根據權利要求9所述的低電壓差動信號輸出級，其中所述參考頻率是由包括所述 低電壓差動信號輸出級的系統所產生。
13.根據權利要求9所述的低電壓差動信號輸出級，其中所述數據並列轉串行電路接 收所述顯示信號內的一垂直同步信號與一數據致能信號，據以調整所述串行數據信號輸 出的時間，落在所述顯示信號的數據空白區間內。
14.一種低電壓差動信號輸出級，包括一顯示信號數字電路，接收一顯示信號，並據以產生具有同步關係的一顯示信號與 一顯示頻率信號；一顯示鎖相迴路，用以接受所述顯示頻率信號，經鎖相操作後，據以輸出具有同步 的一第一倍頻頻率信號與一第二倍頻頻率信號，其中所述第一倍頻頻率信號與所述第二 倍頻頻率信號具有頻率倍數關係；一數據並列轉串行電路，根據所述第二倍頻頻率信號，對所述顯示信號進行取樣， 以產生串行數據信號與串行頻率信號；以及一傳送電路，接到所述數據並列轉串行電路，用以傳送輸出所述串行數據信號與所 述串行頻率信號，作為所述低電壓差動信號輸出級輸出。
15.根據權利要求14所述的低電壓差動信號輸出級，其中所述數據並列轉串行電路的 調整架構包括一管線延遲級，接收所述第二倍頻頻率信號與所述顯示頻率信號，並利用所述第二 倍頻頻率信號對所述顯示頻率信號進行取樣，以產生一重置信號；一除頻器，接收所述第二倍頻頻率信號，並經除頻運算後調整為所述串行頻率信號 輸出，並輸出一負載信號；以及一併列轉串行單元，用以對所述顯示信號進行取樣，以產生所述串行數據信號，並 通過所述負載信號觸發下將所述串行數據信號輸出，其中所述重置信號則是用以重設所述除頻器的狀態，通過改變所述除頻器輸出的負載信 號的相位與所述串行頻率信號的相位，以使所述負載信號可正確地觸發所述並列轉串行 單元輸出所述串行數據信號。
16.—種低電壓差動信號輸出級，包括一顯示信號數字電路，接收一顯示信號，並據以產生具有同步關係的一顯示信號與 一第一倍頻頻率信號；一顯示鎖相迴路，用以接受所述第一倍頻頻率信號，經鎖相操作後，據以輸出一第 二倍頻頻率信號，其中所述第一倍頻頻率信號與所述第二倍頻頻率信號具有頻率倍數關 系；一具相位校正的數據並列轉串行電路，用以根據所述第二倍頻頻率信號對所述顯示 信號進行取樣，以產生串行數據信號與串行頻率信號，所述具相位校正的數據並列轉串 行電路包括一調整架構，用以調整所述第一倍頻頻率信號與所述第二倍頻頻率信號的相 位，並據以控制調整所述串行頻率信號，以及控制所述串行數據信號根據所述第二倍頻 頻率信號的頻率送出的時間；以及一傳送電路，接到所述數據並列轉串行電路，用以傳送輸出所述串行數據信號與所 述串行頻率信號，作為所述低電壓差動信號輸出級輸出。
17.根據權利要求16所述的低電壓差動信號輸出級，其中所述數據並列轉串行電路的 調整架構包括一管線延遲級，接收所述第二倍頻頻率信號與所述第一倍頻頻率信號，並利用所述 第二倍頻頻率信號對所述第一倍頻頻率信號進行取樣，以產生一量化信號；一判斷電路，連接到所述管線延遲級，用於判斷所述第一倍頻頻率信號的正緣區 間，並輸出一位移信號；一除頻器，接收一信號，並經除頻運算後調整為所述串行頻率信號輸出，並輸出一 負載信號，其中所述信號是根據所述第二倍頻頻率信號與所述位移信號所產生，而所述 判斷電路，則是依據所述除頻器所回授的所述負載信號與所述量化信號，而產生所述位 移信號，其中所述判斷電路用以判斷出所述負載信號與所述顯示頻率信號之間的相位差 異，並據以調整所述位移信號。
18.根據權利要求17所述的低電壓差動信號輸出級，其中所述判斷電路接收所述顯示 信號內的一垂直同步信號與一數據致能信號，據以調整所述負載信號觸發的時間區間， 落在所述顯示信號的數據空白區間內。
全文摘要
本發明實施例提供了一種低電壓差動信號輸出級，包括顯示信號數字電路與一數據並列轉串行電路。此顯示信號數字電路根據第一倍頻頻率信號，產生具有同步關係的顯示信號與顯示頻率信號。數據並列轉串行電路根據第二倍頻頻率信號，對上述顯示信號進行取樣，以產生串行數據信號與串行頻率信號，其中第一倍頻頻率信號與第二倍頻頻率信號具有頻率倍數關係，數據並列轉串行電路包括一調整架構，用以根據顯示頻率信號與第二倍頻頻率信號，控制調整串行頻率信號，以及控制串行數據信號根據第二倍頻頻率信號的頻率送出的時間。
文檔編號H03K19/0175GK102013886SQ20091017110
公開日2011年4月13日 申請日期2009年9月4日 優先權日2009年9月4日
發明者辛東橙, 陳相志 申請人:聯詠科技股份有限公司