基於廣義相關係數的fpga運算電路的製作方法

2023-12-05 19:38:31 1

基於廣義相關係數的fpga運算電路的製作方法
【專利摘要】本發明公開了一種基於廣義相關係數的FPGA(現場可編程門陣列)運算電路，其架構組成包括：陣列乘法累加器、移位寄存器、乘法器、流水線、開方器、除法器，寄存器。當環境噪聲中含有脈衝噪聲成分時，匹配濾波器基本失效，而廣義相關係數所囊括的SR(斯皮爾曼秩次相關係數)和KT(肯德爾秩次相關係數)，在脈衝噪聲幹擾下仍能表現出極佳的穩健性；利用FPGA豐富的邏輯資源和高速的並行處理能力，該運算電路實現了基於SR、KT、PPMCC(積矩相關係數)的實時、快速的信號相關處理，可應用於雷達、聲納測距和GNSS(全球導航衛星系統)信號捕獲、跟蹤等信號處理技術。
【專利說明】基於廣義相關係數的FPGA運算電路

【技術領域】
[0001] 本發明利用FPGA內部邏輯電路的可編程性以及快速的並行運算能力來實現一種 高動態、實時的相關運算電路，並應用於雷達、聲納測距以及GNSS信號的捕獲和跟蹤。

【背景技術】
[0002] 在通信領域，信號相關，是雷達、聲納測距和GNSS信號捕獲、跟蹤等信號處理技術 的核心環節。相關是一種在噪聲背景下檢測已知信號的方法，其廣泛應用於雷達和聲納測 距、GNSS信號的捕獲和跟蹤。目前，相關器的設計實現通常採用匹配濾波器。匹配濾波器 是一種針對加性高斯白噪聲的最佳線性濾波器，其輸出信號信噪比達到最大，為最優線性 濾波器。且其在時域運算的電路結構簡單，為一乘法器與累加器，因此得到了廣泛的應用。 然而在真實環境中，背景噪聲通常伴隨著除加性高斯白噪聲以外的其它噪聲成分，其中，脈 衝噪聲是最為典型的環境噪聲成分之一，可以由雲層放電、通信系統的電氣開關和繼電器 狀態改變、雷達天線發射的無線電波等原因產生。由於接收信號中混入了脈衝噪聲，當相關 片段內的脈衝噪聲達到一定量時，在對應的相關運算周期內其輸出信噪比急劇下降，此時， 匹配濾波器的性能隨之下降，甚至失效。
[0003] 在統計信號處理領域，相關是表徵兩路信號之間統計關係強弱的指標，其定量描 述的經典方法有3種，PPMCC(皮爾遜積矩相關係數）、SR(斯皮爾曼秩次相關係數）以及 KT (肯德爾秩次相關係數）。相關的文獻證明：PPMCC的算法的時間複雜度與信號長度成正 比，運算速度快，可以滿足實時性要求，但當信號存在脈衝噪聲時，其性能急劇惡化；相比於 PPMCC，SR和KT的運算效率較低，但是KT和SR利用了數據的排序信息來獲得對信號中伴 隨的脈衝噪聲的穩健性。
[0004] 廣義相關係數揭示了 PPMCC、KT、SR三者的內在聯繫。令[(A, 表示n對原 始數據，對Xi進行升序排列，得到序列，假設X/立於序列[夂中的第k個位 置，則定義數字k為Xj的秩次，記為Pj。類似地可以定義Yj的秩次並記為Q j。記sgn(·) 為符號函數，則廣義相關係數定義為：

【權利要求】
1. 一種基於廣義相關係數的FPGA運算電路，其特徵在於，包括： 陣列乘法累加器，用於計算V1~2和T3，其中，T1=Σ[ΙιΣ|ΙιAjbij、L=
移位寄存器，用於分時寄存！\、1~2和T3; 乘法器，用於計算T2XT3; 開方器，用於計算dXT3^; 除法器，用於計算^ 流水線，用於暫存中間運算結果； 控制單元，用於時序控制陣列乘法累加器； ΓD寄存器，用於寄存最終運算結果； 信號在送入該電路後執行的運算步驟為： 1、 信號XpyiQ= 1…η)同時送入陣列乘法累加器，在控制單元控制下，分時完成
，並送入移位寄存器中； 2、 步驟1中得到的丨Σ?ΙιΣ；^.%2、Σ?ΙιΣ|Ιι?^2同時送入乘法器中，完成
，並送入流水線中，完成一級緩存； 3、 步驟2中得到的Hij2IiUEJlibij2:送入開方器中，完成
並送入流水線中，完成二級緩存； 4、 步驟3和步驟1中得到的€
除法器中，完匂
5、 步驟4中得到的運算結果送入rD寄存器中，整個操作完成。
2.根據權利要求1所述的基於廣義相關係數的FPGA運算電路，其特徵在於，所述陣列 乘法累加器包括： 排序電路，用於升序排列輸入信號Xi、yi，返回Xi、Yi的秩次Pi、Qi; 多路開關，用於選通Xi、Yi和Pi、Qi; 行、列存儲塊，用於串彳丁寄存Xi、或者並彳丁寄存Pi、Qi，其支持塊尋址； 比較器/減法器，用於計算PPMCC和SR時，比較器/減法器切換為減法器，用於計算KT時，比較器/減法器切換為比較器； 流水線，用於暫存中間運算結果； 乘法器，用於計算aijXbij,i,j=Ρ··η; 加法器?樹，用於計算Σ「=ιΣ|^ιaijχ % ; 累加器，用於累加寄存中間運算結果； 信號在送入該電路執行的運算步驟為： 1、 信號X^yiQ= 1···η)同時送入排序電路，得到P1-P1^Qr-Qn; 2、 當計算SR時，切換多路開關選通ΡΓ··ΡηW1-Qn進入後級電路，當計算PPMCC或者KT 時，則選通?目號Xpyi進入後級電路； 3、 步驟2中得到的結果送入行、列存儲塊中，完成一級緩存； 4、 當計算SR或者PPMCC時，切換比較器/減法器為減法器模式，進行減法運算，當計算 KT時，則切換為比較器模式，進行比較運算，得到的結果Bfbij送入流水線中，完成二級緩 存； 5、 步驟4中得到的結果送入乘法器中，得到％ΧΙ^α，j= 1···η)，並送入流水線中， 完成二級緩存； 6、 步驟5中得到的結果送入加法器?樹中，得到ΙΣΙΙιΣ|1ι%Xbij; 7、 步驟6中得到的結果送入累加器中，當陣列乘法累加器啟用分時復用時，則完成多 次運算結果的累加，並得到最終結果。
3.根據權利要求2所述的基於廣義相關係數的FPGA運算電路，其特徵在於，所述陣列 乘法累加器採用分時復用方法以實現任意長度η的相關運算，其把（aij)nXn、(I3ij)nxn平均分 割成K對子塊，每一對子塊為（?)mXm、(h)mXm，其中η為需要實現的相關長度，m為FPGA器 件所能夠實現的長度；每一對子塊由陣列乘法累加器完成Σ「：1ιAjbij，在控制單元的 作用下，按照一定的時序遍歷K對子塊，最後累加器的輸出結果即為/ZiL1Ell1Sybij。
【文檔編號】G05B19/042GK104460444SQ201410660263
【公開日】2015年3月25日 申請日期:2014年11月18日 優先權日:2014年11月18日
【發明者】林寶洪, 徐維超, 馬如豹, 章雲 申請人:廣東工業大學