抗高壓擺動的輸入級的製作方法
2023-12-10 03:02:56 1
專利名稱：抗高壓擺動的輸入級的製作方法
技術領域：
本發明涉及具有改進的抗電壓擺動保護的輸入級。具體地說，本發明涉及數字輸入級及其保護。
隨著現代CMOS IC(互補金屬氧化物半導體集成電路)製造技術的關鍵的幾何尺寸越來越小，單個電晶體兩端的最大允許電壓擺動及其最大允許電源電壓也迅速降低。另一方面CMOS器件輸入埠的信號擺幅為兼容之故必然超出這些電壓限制。
此問題目前的解決方案是靠加工步驟來改進CMOS的製造工藝，以使電晶體的製造能在較高的電壓擺幅下工作。這一方面需要附加和成本高的製造步驟，另一方面需要附加的電源域以及電平移動器以適應集成電路內在的電壓擺動。
具體地說，在現代亞微米CMOS工藝中，最大電源電壓VDDmax由標準數字門電晶體的應用中的可靠性考慮來決定。其要求是在電晶體節點上的任何電壓差不得超過某一設限Vmax。
圖1示出n溝道電晶體1的相關電壓，例如其VGS、VDS、VGD＜Vmax。對於數字門，這就要求Vmax是電晶體作為其一部分的整個晶片的最大允許的電源電壓。應當指出，對電晶體的體電壓(voltage towards bulk)沒有限制到同樣的程度。
對於信號處理，這要求信號的擺幅在最大允許電源電壓所提出的限度之內。電源電壓隨小尺寸的進展而日益降低，這對電路輸入埠的信號擺幅適應性有嚴重的影響，在許多情況下，信號擺幅都超出了Vmax。
圖2示出目前技術水平的輸入級電路2。標準的數字輸入級2包括兩個逆變器I1和I2，二者都由晶片電源電壓VDD供電。在電路的輸入焊盤3和輸入級2的輸入端IINV之間有靜電放電(ESD)保護元件R1、D1和D2。採用FSD保護是為了防止非常敏感的輸入級2在受到放電事件影響時被破壞。例如當某人觸及晶片的管腳而將峰值電壓引入電路時就會發生這種情況。通常VDD接近於Vmax。如果加上的高電壓輸入信號超過了製造技術所決定的Vmax的極限，節點IINV處的電壓就會超出所述極限，導致破壞或至少壽命嚴重縮短。另一效應就是二極體D2會導通。這會產生不需要的靜態電流。圖2的輸入級2包括標準電晶體ni1、ni2、pi1和pi2。
如上所述，所述問題的一個可能解決方案是添加製造步驟來生產能耐受較高電壓的電路元件。圖3示出相應的實例。圖中示出具有ESD保護元件R1、D1和D2的輸入級4。在此情況下，輸入級4的電晶體ni1、ni2、pi1和pi2都是用特殊昂貴的加工步驟製造的以適應高於Vmax的電壓的特殊元件。應當指出，需要附加的電源域VDDhigh以及電平移動器5，以便將電壓移動到VDD電源域的較低電平。
本發明的一個目的是提供能避免或減少傳統器件缺點的電路，並提供基於這種電路的器件。
本發明的另一個目的是提供對在輸入端具有改進的抗電壓擺幅能力的器件。
這些和其它目的用權利要求1的電路實現。所述電路包括信號輸入端，用於接收輸入信號；以及數字輸入級，用來在電源電壓下工作。輸入級包括輸入端(IINV)和CMOS電晶體，已知這些電晶體對於電晶體節點上超過電壓極限的電壓很敏感。在信號輸入端和輸入端(IINV)之間設置電壓限制裝置。電壓限制裝置包括可由輸入信號的狀態來控制的輸入開關，所述電壓限制裝置用來將輸入端(IINV)的電壓限制在電源電壓。所述電路還包括位於信號輸入和電源電壓之間的過壓保護裝置。過壓保護裝置包括至少一個有源電路元件，這樣設置所述有源電路元件，以便至少能模仿齊納功能的擊穿部分。
本發明允許實現具有降低的製造技術費用和不太複雜的系統設計的電路。
在權利要求2-14中提出了具體的優選實施例。
為更完整地說明本發明及其目的和優點，結合附圖參閱以下說明，附圖中「圖1為傳統的n溝道電晶體的示意圖；圖2為標準數字輸入級的示意圖；圖3為設計成抗高輸入電壓的傳統的數字輸入級的示意圖；圖4為按照本發明的第一實施例的示意圖；圖5為按照本發明的第二實施例的示意圖；圖6為按照本發明的第三實施例的示意圖；圖7為按照本發明的第四實施例的詳圖；圖8為描繪按照本發明在各電路節點處的不同電壓的示意圖；圖9為描繪按照本發明在各電路節點處的不同電壓的另一示意圖；圖10為描繪按照本發明在各電路節點處的不同電壓的另一示意圖；圖11為描繪按照本發明在各電路節點處的不同電壓的另一示意圖。
第一實施例示於圖4。圖中示出電路10，它包括信號輸入端11(IN)，用於接收數字輸入信號s(t)；以及數字輸入級15，它設計成工作在電源電壓VDD。輸入級15包括數個CMOS電晶體和輸入端IINV。這些電晶體對於它們節點上超過電壓極限Vmax的電壓很敏感。為了保護數字輸入級15不受信號輸入端11(IN)的電壓擺動的影響，在信號輸入端11(IN)和輸入端IINV之間設置電壓限制裝置14(B)。電壓限制裝置14(B)將輸入端(IINV)的電壓限制在電源電壓VDD。為此，電壓限制裝置14(B)包括可由輸入信號s(t)的狀態來控制的輸入開關(ns)。除了電壓限制裝置14(B)外，電路10還包括位於信號輸入端11(IN)和電源電壓(VDD)之間的過壓保護裝置12(A)。過壓保護裝置12(A)包括至少一個有源電路元件，這樣設置所述有源電路元件以便至少模仿齊納功能的擊穿部分。亦即，過壓保護裝置12(A)至少部分像齊納二極體一樣工作。
電路10還可以包括輸入保護二極體13(D1)，它位於輸入節點(IN0)和地之間，如圖4所示。
另一實施例示於圖5。圖5的電路20包括具有輸入端IINV和輸出端OUT的數字輸入級25。和圖4一樣，電路20包括過壓保護裝置22(A)和電壓限制裝置24(B)。為了進一步保護輸入級25，還設置用於抗靜態電流的保護裝置27(D)。抗靜態電流保護裝置27(D)提供正反饋，將輸入級25的輸入端IINV拉高到電源電壓VDD，以防止靜電直通電流流過部分輸入級的元件。抗靜態電流保護裝置27(D)例如可包括p型CMOS電晶體。
電路20還可以包括具有至少一個容性元件(Cb)的增速裝置26(C)。增速裝置26(C)使得可以加速電壓限制裝置24(B)的通/斷動作。容性元件(Cb)的充電取決於從輸入信號s(t)導出的信號狀態，如果輸入信號s(t)低，則容性元件(Cb)就充電到電源電壓VDD。如圖5所示，增速裝置26(C)和電壓限制裝置24(B)可以形成一個功能單元。
任選的抗靜態電流保護裝置27(D)用以限制靜電直通電流。這種直通電流一般發生在節點IINV的電壓低於電源電壓VDD時，因為不同的電壓會導致數字輸入級上的電壓差。
又一實施例示於圖6。電路30可與圖5所示的電路相比較。因此，相同的元件具有和圖5相同的標號。電路30包括位於信號輸入端21(IN)和輸入節點IN0之間的限流電阻R1。電阻RZ位於過壓保護裝置22(A)和電源電壓VDD之間。
在另一實施例中，作為過壓保護裝置(A)一部分的有源電路元件是一個電晶體。這樣設置該電晶體，使得在正常工作時它不進入導通狀態。過壓保護裝置(A)最好包括多個電晶體和電阻RZ，所述多個電晶體最好是n溝道CMOS電晶體(nz1、nz2、nz3)、或p溝道CMOS電晶體、或雙極電晶體。
在優選的實施例中，抗靜態電流保護裝置(D)提供正反饋，所述正反饋將輸入端IINV拉高到電源電壓VDD，以防止靜態電流流過數字輸入級的部分元件。抗靜態電流保護裝置(D)可以例如包括p型CMOS電晶體(pp2)用作保持電晶體。
在又一實施例中，電壓限制裝置(B)的開關可以是n溝道CMOS電晶體(ns)。電壓限制裝置(B)還可以包括p溝道CMOS電晶體，用於控制n溝道CMOS電晶體(ns)的柵極節點(GNS)處的電壓。按照本發明，節點GNS是開關節點。
可以這樣設計過壓保護裝置(A)，使得它們在電源電壓VDD為零時吸收破壞性電壓。
另一實施例示於圖7。如圖所示，電路40包括具有兩個逆變器I1和I2的數字輸入級45。逆變器I1包括p溝道電晶體pi1和n溝道電晶體ni1，而逆變器I2包括p溝道電晶體pi2和n溝道電晶體ni2。圖7還示出關於能夠僅僅利用標準元件來對抗高輸入擺動的元件的建議。作為第一步，去掉接到VDD的常用保護二極體D2(例如，見圖2或圖3)，以避免靜態電流流過所述元件。實踐已證明，帶有限流電阻R1的單個二極體D1足以保護數字輸入級45不受靜電放電(ESD)破壞。設置輸入n溝道開關ns，它將節點IINV的電壓限制在VDD，並吸收超過VDD的電壓的剩餘部分，這樣就使電路40能夠抗兩倍於VDD的輸入擺幅s(t)。對於VDD＝Vmax，所述擺幅是2*Vmax。為了能夠控制節點GNS處的n溝道開關電晶體ns的柵極，使用了一種包括p溝道電晶體pp1和自舉電容器Cb的自舉結構，其功能如下如果輸入信號s(t)是低，則在節點GNS通過p溝道電晶體pp1充電到VDD且n溝道開關電晶體ns導通，從而將節點IN處的輸入電壓轉換到節點IINV。在輸入信號s(t)的上升緣，節點IN0走高，斷開p溝道電晶體pp1，節點IN1走高，使GNS走高，保持n溝道開關電晶體ns導通。這樣IN處的輸入狀態轉換到節點IINV，但其擺幅卻由n溝道開關電晶體ns所限制。節點GNS處任何多餘的電壓都因p溝道電晶體pp1進入反嚮導通而經由p溝道電晶體pp1放電到VDD。這樣，節點GNS處的電壓被限制在一個高於VDD的p溝道電晶體的閾值電壓。如果電容器Cb較長時間失去電荷，則節點IINV仍由保持電晶體pp2維持在適當的電壓，保持電晶體pp2也將節點IINV的電壓限制在VDD。為使p溝道電晶體pp1在適當的定時能斷開，可以採用電阻器R2來略為延遲節點IN1的輸入信號。如果加電後輸入端IN的序列以高電壓開始，則所述序列以IN上的第一個下降緣開始。當然，電路40將以0到VDD之間的標準輸入擺幅工作。這要求以這樣的方式配置輸入級45的第一逆變器ni1/pi1，即，所述第一逆變器ni1/pi1能夠抗低於VDD的高電平。通過經由電晶體pp2的正反饋，節點IINV的電壓最終被拉到VDD。
如果在電源電壓VDD仍然斷開時加上高電平電壓(在具有完善的電源管理的用電池工作的系統中可能會發生的情況)，則通過過壓保護裝置22(A)將輸入端箝位到安全數值。過壓保護裝置22(A)可以包括n溝道器件nz1到nz3和電阻器Rz，如圖7所示。正常工作時，n溝道器件nz1到nz3不導通，但當VDD＝0時，它們吸收破壞性電壓。過壓保護裝置22(A)可以由n溝道、p溝道或雙極二極體的任何組合構成。
下面結合圖8-11說明圖7所示電路40的工作。在所有這些實例中，電源電壓VDD＝Vmax均設定為1V。在圖8和圖9中，信號s(t)的信號擺幅為2V。
圖8示出的情況是信號序列s(t)在t＝0時以大約0V的低電平開始。節點GNS的信號幾乎跟隨信號s(t)。它在信號s(t)的下降緣出現峰值，而後幾乎回到0V。電路塊A、B、C和D在節點IINV處提供電壓x(t)，它緊緊跟隨輸入端IN的信號s(t)。如圖8所示，x(t)的最大電壓大約為VDD＝1V。邊緣稍有點變園。最後，在數字輸入級45的輸出端OUT的輸出信號y(t)是信號s(t)的複製品，最大擺幅被限制在大約VDD＝1V。
圖9示出的情況是信號序列s(t)在t＝0時以大約2V的高電平開始。節點GNS的信號緩慢建立，而後或多或少跟隨信號s(t)。電路塊A、B、C和D在節點IINV處提供電壓x(t)，它在一定的延遲後(在此實例中，延遲大約為250ns，但加電後的第一個脈衝除外)就緊緊跟隨輸入端IN的信號s(t)。如圖9所示，x(t)的最大電壓大約為VDD＝1V。邊緣稍有點變園。最後，在數字輸入級45的輸出端OUT的輸出信號y(t)是信號s(t)的複製品，最大擺幅被限制在大約VDD＝1V。信號y(t)也被延遲。
圖10和11圖解說明當信號s(t)的信號擺幅很低時，整個電路40也能充分起作用。在當前實例中，s(t)的信號擺幅維持在低於1V。圖10示出的情況是s(t)在t＝0時以低電平開始。圖11示出的情況是s(t)在t＝0時以高電平大約1V開始。在這兩種情況下，在數字輸入級45的輸出端OUT的輸出信號y(t)是信號s(t)的複製品，最大擺幅被限制在大約VDD＝1V。應當指出，圖11中的信號y(t)也被延遲。
此文提出了各種電路，對於給定的製造技術，它們都使數字輸入焊盤能承受比電晶體兩端最大允許電壓高達兩倍的電壓。按照本發明，可以在不需要以下各項使用標準器件-附加的高電壓電源域，-橋接這兩個電源域的電平移動器，-附加的製造加工步驟，以提供能耐受高電壓的電晶體。
此外，提供保護元件(A)，當電源電壓斷開時它吸收破壞性電壓。
本方案可用來例如保護CMOS(互補金屬氧化物半導體)和BiCMOS(在單一晶片上雙極器件與CMOS子電路相組合)。
在附圖和說明書中，提出了本發明的優選實施例，雖然用了具體的術語，但本說明使用這些術語是一般和說明性的，絕非為了限制。
權利要求
1.一種電路，它包括-信號輸入端(IN)，用於接收輸入信號(s(t))，-數字輸入級(15)，它設計成以電源電壓(VDD)工作，所述數字輸入級(15)包括-各個CMOS電晶體，它們對於電晶體節點上超過電壓極限(Vmax)的電壓很敏感，-輸入端(IINV)，-電壓限制裝置(B)，它設置在所述信號輸入端(IN)和輸入端(IINV)之間，用來將所述輸入端(IINV)的電壓限制在電源電壓(VDD)，所述電壓限制裝置(B)包括-輸入開關ns，可由所述輸入信號(s(t))的狀態來控制，-過壓保護裝置(A)，位於所述信號輸入端(IN)和所述電源電壓(VDD)之間，所述過壓保護裝置(A)包括至少一個有源電路元件，這樣設置所述有源電路元件以便至少模仿齊納功能的擊穿部分。
2.如權利要求1所述的電路，其特徵在於所述有源電路元件是電晶體，這樣設置所述電晶體，使得在正常工作時所述電晶體不進入導通狀態。
3.如權利要求1或2所述的電路，其特徵在於所述過壓保護裝置(A)包括多個電晶體和電阻(Rz)，所述多個電晶體最好是n溝道CMOS電晶體(nz1、nz2、nz3)，或p溝道CMOS電晶體，或雙極電晶體。
4.如權利要求1、2或3所述的電路，其特徵在於包括位於所述信號輸入端(IN)和輸入節點(IN0)之間的限流電阻(R1)和位於所述輸入節點(IN0)和地之間的輸入保護二極體(D1)。
5.如上述權利要求之一所述的電路，其特徵在於包括抗靜態電流保護裝置(D)。
6.如權利要求5所述的電路，其特徵在於所述抗靜態電流保護裝置(D)提供正反饋，所述正反饋將輸入端(IINV)拉高到所述電源電壓(VDD)，以防止靜態電流流過所述輸入級的一部分(pi1，ni1)。
7.如權利要求5所述的電路，其特徵在於所述抗靜態電流保護裝置(D)包括用作保持電晶體的p型CMOS電晶體(pp2)。
8.如上述權利要求之一所述的電路，其特徵在於包括增速裝置(C)，它具有用來加速所述輸入開關(ns)的通/斷動作的至少一個容性元件(Cb)。
9.如權利要求8所述的電路，其特徵在於所述容性元件(Cb)的充電取決於由所述輸入信號(s(t))中導出的信號的狀態。
10.如權利要求9所述的電路，其特徵在於如果所述輸入信號(s(t))為低，則所述容性元件(Cb)充電到所述電源電壓(VDD)。
11.如上述權利要求之一所述的電路，其特徵在於所述開關是n溝道CMOS電晶體(ns)。
12.如權利要求11所述的電路，其特徵在於所述電壓限制裝置(B)還包括p溝道CMOS電晶體(pp1)，用於控制所述n溝道CMOS電晶體(ns)的柵極節點(GNS)的電壓。
13.如上述權利要求之一所述的電路，其特徵在於當所述電源電壓(VDD)為零時所述過壓保護裝置(A)吸收破壞性電壓。
14.一種根據上述權利要求之一的、利用亞微米製造工藝、最好是深亞微米製造工藝製造的電路。
全文摘要
一種電路包括信號輸入端(IN)，用於接收輸入信號(s(t))；以及數字輸入級(15)，它設計成以電源電壓(V
文檔編號H03K19/003GK1628416SQ03803229
公開日2005年6月15日 申請日期2003年1月29日 優先權日2002年2月6日
發明者R·F·P·貝克 申請人:皇家飛利浦電子股份有限公司