高速任意波形發生器的製作方法

2023-12-01 01:51:26

專利名稱：高速任意波形發生器的製作方法
技術領域：
本實用新型涉及信號源技術領域，特別是涉及一種高速任意波形 發生器。
技術背景現有的信號發生器大都只能產生一種或幾種單一的標準波形，隨 著科技的發展，信號測試中對測試所需的激勵源要求也越來越高，一 方面要求信號源能產生複雜信號波形，另一方面要求信號的帶寬要足 夠大，在這種情況下，現有的信號源大都滿足不了這種需求。 實用新型內容本實用新型的目的是克服背景技術中的缺陷，提供一種高速任 意波形發生器。本實用新型的技術解決方案如下 一種高速任意波形發生器，包括PCI接口、 PCI9054、 9054局部總線接口控制模塊、波形發生引擎、 DDR SDRAM控制器、觸發控制器、外設控制器、DAC及模擬通道，9054 局部總線接口控制模塊、波形發生引擎、DDR SDRAM控制器、觸發控 制器、外設控制器集成於FPGA中，配置電路連接FPGA, PCI接口和 PCI9054與9054局部總線接口控制模塊雙向連接，DDR SDRAM存儲器 與DDR SDRAM控制器雙向連接，RTSI觸發總線與觸發控制器雙向連 接，9054局部總線接口控制模塊與DDR SDRAM控制器、波形發生引擎雙向連接，9054局部總線接口控制模塊連接觸發控制器和外設控 制器，DDR SDRAM控制器與波形發生引擎雙向連接，觸發控制器與波 形發生引擎雙向連接，外設控制器連接時鐘產生電路和DAC及模擬通 道，時鐘產生電路連接波形發生引擎，波形發生引擎與DAC及模擬通 道雙向連接，DAC及模擬通道輸出任意波形。所述的DAC及模擬通道包括DAC電路、模擬濾波器、偏置電路、 衰減電路、高、低增益放大電路、阻抗控制電路和轉換開關，DAC電 路輸入端與控制端與FPGA連接，其輸出端通過轉換開關A分為兩個 支路， 一支路直接與轉換開關F短路連接，另一支路連接轉換開關B 輸入端；轉換開關B—輸出端連接模擬濾波器輸入端，另一輸出端連 接轉換開關C 一輸入端，模擬濾波器輸出端連接轉換開關C另 一輸入 端，轉換開關C輸出端連接偏置電路輸入端，偏置電路輸出端連接衰 減電路輸入端，衰減電路輸出端通過轉換開關D連接高增益放大電路 或低增益放大電路輸入端；高、低增益放大電路輸出端經轉換開關E 連接衰減電路輸入端，其輸出端連接轉換開關F—輸入端；轉換開關 F輸出端通過轉換開關G連接直流校準電路和阻抗控制電路，阻抗控 制電路輸出任意波形模擬信號，轉換開關A、 B、 C、 D、 E、 F、 G控制 端連接轉換開關控制電路輸出端。本實用新型經實驗驗證，達到以下主要技術指標 最大數據刷新率100MSPS，數字濾波後可達400MSPS，可產生最 高40M正弦信號，幅度調節解析度為10位，輸出幅度10mV 12V可 調，輸出衰減0 51DB可調，信號垂直解析度16位，直流精度為± 0.5y。DAC輸出幅度士 0. P/。偏置電壓士lmV;輸出阻抗50Q/75Q可 選，輸出直流耦合，偏置電壓最大可為輸出幅度的50%。通帶平坦度 在輸出100Hz 25MHz時為±1 dB;板上最大存儲達256MB。可選的 觸發方式有單次、單步、連續、猝發，支持波形的循環與連接。

圖l為本實用新型電路框圖；圖2為PCI總線及PCI9054控制器電路原理圖，其中93C56位橋晶片 的配置信息存儲器。圖3為時鐘產生電路原理圖。 圖4為DDR SDRAM模塊電路原理圖；圖5為FPGA配置電路原理圖，使用配製晶片為XILINX的XCF04V20。 圖6為DAC及模擬通道連接結構示意圖，其中各部分由圖10 圖14 實現。圖7轉換開關控制電路原理圖，控制晶片為MAXIM公司MAX4820。圖8濾波與校準電路原理圖，濾波採用7階無源橢圓濾波器，校 準電路採用24位AD公司的AD7791，配合運放為TI的0PA2703.圖9高低增益放大電路原理圖，高增益雲運放採用TI公司的 THS3091，低增益運放使用MAXIM公司的區X4109。圖IO偏置與衰減電路原理圖，偏置採用TI的DAC7614與TI的運放 0PA2703,衰減電路採用電阻網絡。圖ll DAC電路原理圖，DAC採用AD公司的AD9777，輸出電流由 MAX4109放大。圖12為FPGA的I0連接圖。
具體實施方式
本實用新型硬體總體結構如圖1所示，主要由PCI總線接口、 DDR SDRAM存儲器、DDR SDRAM控制器、波形發生引擎、時鐘電路、 DAC及數字濾波、模擬通道。本實用新型集成板卡內部所需工作電源 電壓有1. 5V、 2. 5V、 1. 25V、 3. 3V、 ±5V與土15V; 1. 5V、 2. 5V、 1. 25V、 3.3V用於FPGA及其他數字電路，3.3V、 士5V與士15V用於模擬電 路。PCI接口模塊在系統中主要完成PCI9054局部總線與DDR SDRAM 和內部控制寄存器的通信，是系統數據通路中的關鍵部分。如圖2中 所示PCI接口 Jl通過排阻與PCI9054晶片相連，PCI9054局部總線 與FPGA的10腳相連，橋晶片的配置信息存儲器93C56與PCI9054連 接，電容為電源退耦電容。該部分完成數據從PCI存儲到板載DDR SDRAM中；通過PCI接口讀取DDR SDRAM到計算機中；設置命令寄存 器；通過SPI接口與外設進行通信。DDR SDRAM控制器與波形發生引擎及觸發控制部分由FPGA實現， 如圖12所示，FPGA選用的是XILINX的XC2VP20, FPGA分別與校準 電路、主DAC電路、時鐘電路、轉換開關控制電路、偏置電路、PCI9054 接口電路、RTSI接口、 DDR SDRAM存儲器連接。如圖5所示，配製電 路使用的配製晶片為XILINX的XCF04V20，採用兩片XCF04V20級聯， 連接後與FPGA配置接口相連，JP2為JTAG接口 ， JTAG接口與XCF04V20 及FGPA連接形成鏈路。DDR SDRAM控制器完成兩方面工作，在上位機下載數據時，將PCI接口通信電路經過時序轉換的數據變換成符合DDR SDRAM存儲器時序的數據流；另一方面在波形產生時，將DDR SDRAM存儲器中的數據傳送到波形發生引擎中。DDR SDRAM存儲器用 於存儲波形數據文件及波形指令信息，本實用新型中使用通用筆記本 內存條實現，使得系統可根據需要更換內存容量大小，如圖4所示， DDR SDRAM存儲器通過8片存儲器顆粒K4H561638合成256MB存儲器， 與FPGA的IO腳連接；。波形發生引擎模塊主要是根據控制器內部的控制寄存器，波形信 息，波形數據等上位機設置信息進行運算，得到當前波形所需的波形 長度，波形首地址，波段長度，循環次數；當觸發信號到來後根據輸 出模式從DDR SDRAM中取數據發送到子板。最終可轉換成最大100MSPS 連續16位寬度的用於DAC轉換的數據流。觸發方式有4種，波形產 生方式有2種，合起來有8種輸出模式1) .任意波形單次觸發模式當波形下載到板載存儲器後，當觸發信號到來後只產生一次波形 後停止，波形保持最後一個點的電平。只接受一次觸發信號產生波形， 其後的觸發信號不予響應。2) .任意波形連續觸發模式當波形下載到板載存儲器後，當觸發信號到來後產生一次波形， 結束後立即重新發送該波形段。只接受第一次觸發信號產生波形，其 後的觸發信號不予響應。3) .任意波形單步方式這種模式是波形下載後每次觸發信號到來即產生一次波形輸出。 每次一個波形段發送完成後，保持最後一個點的電平直到新的一次觸 發信號到來產生新的一次波形。如果接收到觸發信號後正在輸出波形 信號時，這時到來的觸發信號不予響應。僅接受波形發送完成後的觸 發信號。4).任意波形猝發模式這種模式時在波形下載後，第一次觸發信號到來時波形還是輸 出， 一個波段完成後緊接著重複產生該波段直到下一個觸發信號到 來。這種模式產生的波形和任意波形模式完全相同，在任意序列模式 中卻有明顯的意義。5).任意序列的單次模式任意序列是發送指令表定義的一串連續的波形組合，在該模式下 觸發信號到來後波形依次發送指令表裡的波形，到最後一個波形完成 則停止發送，並保持最後一個點的電平。所有在波形產生期間和之後 到來的觸發信號都不予響應。6) .任意序列連續方式當觸發信號到來後將整個序列表中的波形依次發送一遍，結束後 立即返回指令表的開始從第一個波形開始發送該序列波形，依次循環 連續不斷。只接受第一次觸發信號產生波形，其後的觸發信號不予響相應。7) .任意序列單步方式在該模式下觸發信號到來發送指令表中的一個波形，發送完畢後等待下一次觸發。觸發到來後，發送序列表中上次波形的下一個波形， 當最後一個波形發送完畢後，循環至序列表中的第一個波形。在波形 發送期間到來的觸發信號被忽略。只有在波形發送完畢後到來的觸發 信號才會被確認。8).任意序列猝發模式在該模式下，當觸發信號到來後，發送指令表中的第一個波形， 發送完成後循環發送這個波形，直到新的觸發信號到來，記錄這個觸 發信號並繼續完成當前的波形的發送，當前的波形發送完成後開始連 續循環發送第二個波形，如果沒有新的觸發信號到來則一直循環發送 當前波形。當完成指令表中的最後一個波形後，則從指令表中的第一 個波形重新按照上面的規則重新發送。觸發控制部分主要是檢測RTSI觸發總線上的觸發信號，並結合用戶設置將收到的信號送入波形發生引擎中。時鐘電路控制系統中模擬時鐘的選擇與產生，高解析度時鐘採用DDS實現，DDS基本原理是利用採樣定理，通過査表法產生波形，D D S在相對帶寬、頻率轉換時間、高分辨力、相位連續性、正交輸出以 及集成化等一系列性能指標方面遠遠超過了傳統頻率合成技術所能 達到的水平，為系統提供了優於模擬信號源的性能。如圖3所示 CVPD-920為參考時鐘源，MC100ELV33為4分頻器，AD9852為DDS晶片， CVPD-920與MC100ELV33輸入端連接，MC100ELV33與AD9852參考時鐘輸 入端相連，AD9852合成的時鐘信號經過5階梯通濾波器後輸入到 AD9852內部的比較器，將信號變為方波信號，該信號為高解析度時鐘信號，它與FGPA相連，AD9852的控制信號與FPGA的I0腳相連。本實用 新型中使用AD9852ASQ直接數字頻率綜合器(DDS)實現10 100M頻率 正弦波輸出。AD9852內部有48位相位累加器，內部參考時鐘可以倍頻 到300M，因此可以用它來實現10簡以下的任意頻率時鐘輸出，輸出的 最小頻率解析度為300M/248 =L06uHz.DAC及模擬通道源於系統的主MC電路，然後經過模擬濾波器、偏 置電路、衰減電路、高低增益放大電路、阻抗控制電路等部分後輸出。 DAC主要使用AD9777晶片及其外圍電路實現，其特點主要有16位高 精度，帶可編程2X， 4X， 8X內插功能；差分時鐘輸入，兼容LVPECL 時鐘；可編程增益控制，可以通過2級寄存器設置其輸出差分電流調 整範圍，粗調4位精度，細調為8位精度；可編程偏置控制，可達滿程 的10%， IO位的精度。最高達400M的D/A轉換速率；內部PLL倍頻器和 可選的時鐘分頻器。圖6為DAC及模擬通道連接關係圖，其中各部分由圖7 圖10 實現，所述的DAC及模擬通道包括DAC電路、模擬濾波器、偏置電路、 衰減電路、高、低增益放大電路、阻抗控制電路和轉換開關，DAC電 路輸入端與控制端與FPGA連接，其輸出端通過轉換開關A分為兩個 支路， 一支路直接與轉換開關F短路連接，另一支路連接轉換開關B 輸入端；轉換開關B—輸出端連接模擬濾波器輸入端，另一輸出端連 接轉換開關C 一輸入端，模擬濾波器輸出端連接轉換開關C另一輸入 端，轉換開關C輸出端連接偏置電路輸入端，偏置電路輸出端連接衰 減電路輸入端，衰減電路輸出端通過轉換開關D連接高增益放大電路或低增益放大電路輸入端；高、低增益放大電路輸出端經轉換開關E連接衰減電路輸入端，其輸出端連接轉換開關F—輸入端；轉換開關F輸出端通過轉換開關G連接直流校準電路和阻抗控制電路，阻抗控 制電路輸出任意波形模擬信號，轉換開關A、 B、 C、 D、 E、 F、 G控制 端連接轉換開關控制電路輸出端。轉換開關A、 B、 C、 D、 E、 F、 G通 過繼電器LS1、 LS2、 LS3、 LS4、 LS5、 LS6、 LS7、 LS8、 LS9、 LS10電 路實現。模擬通道源於DAC晶片AD9777，見圖IO (主DAC電路)，AD9777數 字信號輸入端與控制端與FPGA的IO腳連接，模擬信號輸出與MAX4109 連接將差分電流信號轉換為單端電壓信號輸出，該信號連接到圖7(濾 波與校準)的繼電器LS8，繼電器LS8將信號分為兩個支路， 一支路LS8 與LS10相連，另一支路與LS7相連；模擬信號通過LS7選擇是否對信號 濾波，濾波器為7階橢圓低通濾波器，信號通過LS7選擇後連接到偏置 電路；偏置電路見圖9 (偏置與衰減電路)，偏置電壓由DAC7614產 生，DAC7614控制端與FPGA的I0腳相連，偏置電壓經過運放0PA2703後 通過MAX4109將偏置電壓與來自於LS7的模擬信號合成為帶偏置的模 擬信號，該信號順次通過繼電器LS4、 LS5和LS6， LS4、 LS5和LS6分別 對應3dB、 6dB、 9dB的衰減電路的選擇，由LS6輸出的模擬信號連接到 繼電器LS1， LS1選擇信號通過高增益放大器或低增益放大器；高增益 放大與低增益放大電路見圖8，高增益放大電路由3片放大器THS3091 並聯實現，低增益放大電路由2片放大器MAX4109實現；模擬信號經過 LS1後連接到LS2， LS2連接到LS3， LS2選擇12dB衰減，LS3選擇24dB衰減；模擬信號通過LS3後連接到LS8(圖7中)，LS8聯接到LS10， LS10 與校準電路和LS9相連，LS10選擇將信號作為輸出或作為校準電路的 輸入；作為輸出時，信號通過LS9選擇輸出阻抗75Q或50Q。校準電 路由運放0PA2703和24位ADC晶片AD7791構成，ADC控制信號連接到 FPGA的IO腳。圖7秀l換開發控制電路，該電路由3片MAX4820級聯而成，控制信號 與FPGA連接，驅動端與繼電器相連，連接關係為RELAY—C0N1、 RELAYJX)N2與繼電器LS1連接，RELAY—C0N3、 RELAYJDN4與繼電器LS3 連接，RELAY—C0N5、 RELAY—C0N6與繼電器LS2連接，RELAY—C0N7、 RELAY—C0N8與繼電器LS6連接，RELAY—C0N9、 RELAY一C0N10與繼電器LS7 連接，RELAY—CONll、 RELAY—C0N12與繼電器LS5連接，RELAY_C0N13、 RELAYj:0N14與繼電器LS4連接，RELAY—C0N15、 RELAY—C0N16與繼電器 LS8連接，RELAY—C0N17、 RELAY—C0N18與繼電器LS9連接，RELAY—C0N19 與繼電器LS10連接。如圖8所示，模擬濾波器採用7階無源橢圓低通濾波器實現，輸入 輸出阻抗均為50Q。如圖10所示，偏置電路由12位串行DAC的DAC7614 實現，由於DAC輸出電流最大1.25mA，因此需要加一級跟隨器，驅動 VREF，跟隨器選用opa2227，上電復位後的DAC7614的狀態為00H，即 偏置為O， RESETSEL管腳接"0"。如圖9所示，放大電路分為低增益 和高增益放大電路，低增益放大電路增益為2，高增益放大電路增益 為12，通過繼電器選擇高或低增益放大電路。高增益選用高壓、低失 真、電流反饋型運放THS3091，電壓轉換率為7300V/us， G二2時帶寬210M，增益設置為12，高增益運放供電電壓為士15V，輸出電壓擺率 為-13.6V 13.6V，若在輸出電阻為50Q時輸出短路的情況下，輸出 電流就會達到250mA，超過了晶片的極限。為了增大輸出電流，採用 了3片THS3091運放的並聯輸出，將輸出電流提高3倍，單個運放的發 熱量也大大減小，避免了在輸出短路時晶片燒毀。在輸入端加30Q隔 離電阻；輸出端接150Q電阻一方面隔離輸出端，另一方面實現系統 所需50Q輸出阻抗。低增益放大電路選擇寬頻帶、超低失真運放 MAX4109， G二2時-3DB帶寬225M， 43M時平坦度〈0. 25DB。如圖10所示， 衰減電路直接使用n型電阻網絡衰減電路實現。衰減電路為了實現較 大動態範圍的輸出，衰減最大可達51DB，分為預衰減和POST衰減，使 用前置衰減可以減少信號的失真。衰減並不改變信噪比，但是增益後 的信號噪聲主要由前一級衰減後的噪聲和放大器噪聲組成，如果衰減 後的噪聲經過放大增益後仍然小於放大器噪聲，就可以提高增益後的 信噪比。預衰減(PRE-AMP)範圍為0 12DB，步長3DB，主衰減範圍 為0 36DB，步長12DB，配合DAC晶片內置的3DB可調範圍，用戶可編 程0.01DB步長，可以實現0.01DB精度的衰減大小。 以上電路中控制信號均由FPGA控制，信號連如FPGA中。
權利要求1、一種高速任意波形發生器，包括PCI接口、PCI9054、9054局部總線接口控制模塊、波形發生引擎、DDR SDRAM控制器、觸發控制器、外設控制器、DAC及模擬通道，其特徵在於9054局部總線接口控制模塊、波形發生引擎、DDR SDRAM控制器、觸發控制器、外設控制器集成於FPGA中，配置電路連接FPGA，PCI接口經過PCI9054與9054局部總線接口控制模塊雙向連接，DDR SDRAM存儲器與DDRSDRAM控制器雙向連接，RTSI觸發總線與觸發控制器雙向連接，9054局部總線接口控制模塊與DDR SDRAM控制器、波形發生引擎雙向連接，9054局部總線接口控制模塊連接觸發控制器和外設控制器，DDRSDRAM控制器與波形發生引擎雙向連接，觸發控制器與波形發生引擎雙向連接，外設控制器連接時鐘產生電路和DAC及模擬通道，時鐘產生電路連接波形發生引擎，波形發生引擎與DAC及模擬通道雙向連接，DAC及模擬通道輸出任意波形。
2、 如權利要求1所述的高速任意波形發生器，其特徵在於所 述的DAC及模擬通道包括DAC電路、模擬濾波器、偏置電路、衰減電 路、高、低增益放大電路、阻抗控制電路和轉換開關，DAC電路輸入 端與控制端與FPGA連接，其輸出端通過轉換開關A分為兩個支路， 一支路直接與轉換開關F短路連接，另一支路連接轉換開關B輸入端; 轉換開關B —輸出端連接模擬濾波器輸入端，另一輸出端連接轉換開 關C一輸入端，模擬濾波器輸出端連接轉換開關C另一輸入端，轉換開關C輸出端連接偏置電路輸入端，偏置電路輸出端連接衰減電路輸 入端，衰減電路輸出端通過轉換開關D連接高增益放大電路或低增益放大電路輸入端；高、低增益放大電路輸出端經轉換開關E連接衰減 電路輸入端，其輸出端連接轉換開關F—輸入端；轉換開關F輸出端 通過轉換開關G連接直流校準電路和阻抗控制電路，阻抗控制電路輸 出任意波形模擬信號，轉換開關A、 B、 C、 D、 E、 F、 G控制端連接轉 換開關控制電路輸出端。
專利摘要一種高速任意波形發生器，包括PCI接口、PCI9054、9054局部總線接口控制模塊、波形發生引擎、DDR SDRAM控制器、觸發控制器、外設控制器、DAC及模擬通道，其中9054局部總線接口控制模塊、波形發生引擎、DDR SDRAM控制器、觸發控制器、外設控制器集成於FPGA中，PCI接口經過PCI9054與FPGA雙向連接，DDR SDRAM存儲器、RTSI觸發總線、時鐘產生電路、配置電路分別連接FPGA，FPGA與DAC及模擬通道連接，DAC及模擬通道輸出任意波形。本實用新型可選的觸發方式有單次、單步、連續、猝發，支持波形的循環與連接。
文檔編號G01R1/28GK201083766SQ20072003294
公開日2008年7月9日 申請日期2007年10月12日 優先權日2007年10月12日
發明者李小傑, 李曉強, 治 王, 郭恩全 申請人:陝西海泰電子有限責任公司