製造半導體結構的方法和半導體器件與流程

2023-11-04 19:33:43 1

在半導體器件（例如功率半導體器件，諸如絕緣柵雙極電晶體（IGBT）、絕緣柵場效應電晶體（IGFET）（例如金屬氧化物半導體場效應電晶體（MOSFET））和雙極結型電晶體（BJT））中，需要半導體結構（例如（一個或多個）電介質、（一個或多個）半導體區域或（一個或多個）金屬）相對於彼此的對準來滿足對電氣參數的目標值和/或可靠性的要求。

期望通過提供一種在半導體本體中製造半導體結構的方法以及一種包括對準的半導體結構的半導體器件來改善半導體結構的對準。

技術實現要素：

上述目的通過獨立權利要求的教導來實現。進一步的實施例在從屬權利要求中被限定。

本公開涉及一種在半導體本體中製造結構的方法。該方法包括在半導體本體的第一表面之上形成第一掩模。第一掩模包括圍繞第一掩模的第一部分的開口，由此將第一掩模的第一部分和第二部分分開。穿過在第一表面處的開口處理半導體本體。通過去除第一部分中的第一掩模的至少一部分同時保持第二部分中的第一掩模來增大所述開口。穿過在第一表面處的開口進一步處理半導體本體。

本公開還涉及一種半導體器件。該半導體器件包括在包含相對的第一和第二表面的半導體本體中的場電極溝槽。該半導體器件進一步包括在場電極溝槽中的場電介質。場電介質給場電極溝槽的側表面加襯裡。場電介質在第一表面和場電極溝槽的底面之間的深度的一半處的寬度沿圍繞場電極溝槽的環在第一寬度和第二寬度之間變化。第一和第二寬度之間的比率大於2。

本領域技術人員在閱讀了以下詳細描述以及查看了附圖之後將認識到附加的特徵和優點。

附圖說明

附圖被包括用以提供對本公開的進一步理解並且被併入該說明書中和構成該說明書的一部分。這些圖圖示本公開的實施例並且與描述一起用來解釋本公開的原理。將容易領會其他實施例和意圖的優點，因為通過參考以下詳細描述它們變得更好理解。

圖1是圖示製造半導體器件的方法的示意流程圖。

圖2A是根據實施例的包括場電介質的半導體器件的示意頂視圖。

圖2B是圖2A的半導體器件沿分割線A-A』的示意橫截面視圖。

圖3A-9B是圖示用於製造根據實施例的橫向IGFET的方法的頂視圖和橫截面視圖。

具體實施方式

在下面的詳細描述中，參考附圖，這些附圖形成了該詳細描述的一部分，在這些圖中作為例證示出了其中可以實踐本公開的特定實施例。應當理解可以利用其他實施例，並且可以在不脫離本發明的範圍的情況下做出結構或邏輯改變。例如針對一個實施例圖示或描述的特徵可以用在其他實施例上或者結合其他實施例使用以產生又另外的實施例。意圖的是，本公開包括這種修改和變型。使用具體語言描述所述實例，這些具體語言不應被解釋為限制所附權利要求的範圍。附圖沒有按比例並且僅用於說明性目的。為清楚起見，相同的元件在不同圖中由相應的參考來指明，如果沒有另外說明的話。

術語"具有"、"包括"、"包含"、"含有"等是開放式的，並且所述術語指示所聲明的結構、元件或者特徵的存在，但並不排除附加的元件或者特徵的存在。冠詞「一」、「一個」和「該」意在包括複數以及單數，除非上下文另有清楚指示。

術語「電連接」描述了電連接的元件之間的永久低歐姆連接，例如所關注的元件之間的直接接觸或通過金屬和/或高摻雜半導體的低歐姆連接。術語「電耦合」包括適於信號傳輸的一個或多個居間元件可以存在於電耦合的元件之間，例如臨時在第一狀態提供低歐姆連接並且在第二狀態提供高歐姆電解耦的元件。

附圖通過在摻雜類型「n」或者「p」旁邊指示「-」或「+」來說明相對摻雜濃度。例如「n-」意指比「n」摻雜區域的摻雜濃度更低的摻雜濃度，而「n+」摻雜區域具有比「n」摻雜區域更高的摻雜濃度。相同的相對摻雜濃度的摻雜區域不必要具有相同的絕對摻雜濃度。例如，兩個不同的「n」摻雜區域可以具有相同或者不同的絕對摻雜濃度。

在下面描述中使用的術語「晶片」，「襯底」，「半導體本體」或者「半導體襯底」可以包括具有半導體表面的任何基於半導體的結構。晶片和結構應被理解為包括矽（Si），絕緣體上矽（SOI），藍寶石上矽（SOS），摻雜和未摻雜的半導體，由基本半導體基礎（semiconductor foundation）支撐的矽外延層，和其他半導體結構。半導體不需要是基於矽的。半導體也可以是矽鍺（SiGe），鍺（Ge）或者砷化鎵（GaAs）。根據其他實施例，碳化矽（SiC）或氮化鎵（GaN）可以形成半導體襯底材料。

如在本說明書中使用的術語「水平」意在描述與半導體襯底或本體的第一或主表面基本上平行的取向。這可以是例如晶片或者半導體管芯的表面。

如在本說明書中使用的術語「垂直」意在描述被基本上布置為垂直於半導體襯底或本體的第一表面的取向（即平行於該第一表面的法線方向）。

在本說明書中，半導體襯底或半導體本體的第二表面被認為是由半導體襯底的下部或背面或後表面形成的，而第一表面被認為是由半導體襯底的上部、正面或主表面形成的。因此如本說明書中使用的術語「在……之上」和「在……之下」描述了一結構特徵對另一結構特徵的相對位置。

在該說明書中，實施例被示為包括p和n摻雜的半導體區域。可替換地，可以利用相反的摻雜關係來形成半導體器件，使得所示的p摻雜區域是n摻雜的並且所示的n摻雜區域是p摻雜的。

半導體器件可以具有終端接觸，例如接觸焊盤（或電極），其允許與半導體本體中包括的分立半導體器件或集成電路形成電接觸。電極可以包括一個或多個電極金屬層，其被施加到半導體晶片的半導體材料。電極金屬層可以利用任何期望的幾何形狀和任何期望的材料組分來製造。電極金屬層可以例如採用覆蓋一區域的層的形式。任何期望的金屬，例如Cu, Ni, Sn, Au, Ag, Pt, Pd以及這些金屬中的一個或多個的合金，可以用作所述材料。（一個或多個）電極金屬層不需要是同質的或僅由一種材料製造的，也就是說，在（一個或多個）電極金屬層中包含的各種組分和濃度的材料是可能的。作為實例，電極層可以被定尺寸成足夠大以與線接合。

在本文公開的實施例中，施加一個或多個傳導層，尤其是導電層。應當領會，任何如「形成」或「施加」的這樣的術語都意味著從字面上覆蓋施加層的所有種類和技術。特別地，它們意味著覆蓋其中多層作為整體被一次施加的技術（比如例如層壓技術）以及其中多層以順序的方式被沉積的技術，比如例如濺射、鍍敷、模塑、CVD（化學氣相沉積）、物理氣相沉積（PVD）、蒸發、混合物理-化學氣相沉積（HPCVD）等等。

施加的傳導層除其他以外可以包括下述中的一個或多個：金屬（例如Al、Cu或Sn或其合金）層、導電膠層以及接合材料層。該金屬層可以是同質層。導電膠可以包括分布在可蒸發的或可固化的聚合物材料中的金屬粒子，其中該膠可以是流動的、粘性的或蠟質的。該接合材料可以被施加以將半導體晶片電連接和機械連接到例如載體或連接到例如接觸夾。可以使用軟焊接材料或者尤其是能夠形成擴散焊料接合的焊接材料，例如焊接材料包括下述中的一個或多個：Sn, SnAg, SnAu, SnCu, In, InAg, InCu和InAu。

切割工藝可以用於將晶片分成各個晶片。可以應用任何用於切割的技術，例如刀片切割（鋸切）、雷射切割、刻蝕等。半導體本體，例如半導體晶片，可以通過下述來被切割：將半導體晶片施加到條帶（尤其是切割條帶）上，例如根據上面提到的技術中的一個或多個將切割圖案（尤其是矩形圖案）施加到半導體晶片，以及例如沿著該條帶的平面內的四個正交方向拉動該條帶。通過拉動該條帶，半導體晶片變得被分成多個半導體管芯（晶片）。

圖1是圖示在半導體本體中製造半導體結構的方法100的示意流程圖。

將領會的是，儘管方法100在下面被示為和描述為一系列動作或事件，但是這些動作或事件的所示排序不應以限制性的意義來解釋。例如，一些動作可以以不同的次序發生和/或與除了本文所示和/或所描述的那些之外的其他動作或事件同時發生。另外，並不是所有示出的動作都可能是實施本文公開的實施例的一個或多個方面所要求的。而且，本文描繪的動作中的一個或多個可以在一個或多個分開的動作和/或階段中來執行。

過程特徵S100包括在半導體本體的第一表面之上形成第一掩模，該第一掩模包括圍繞第一掩模的第一部分的開口，由此將第一掩模的第一部分和第二部分分開。

過程特徵S110包括穿過在第一表面處的開口處理半導體本體。

過程特徵S120包括通過去除第一部分中的第一掩模的至少一部分同時保持第二部分中的第一掩模來增大所述開口。

過程特徵S130包括穿過在第一表面處的開口進一步處理半導體本體。

該方法允許內部結構相對於圍繞該內部結構的外部結構的改善的對準。

在一些實施例中，該開口在第一表面處構成環，並且該環在第一表面處的寬度在第一寬度和第二寬度之間變化，第一和第二寬度之間的比率大於2，或者大於3，或者甚至大於5。在一些實施例中，第一和第二寬度在50nm和10µm之間變動。在一些實施例中，該環包括第一段和第二段，其中該開口沿該環的寬度在第一段中的輪廓等於該開口沿該環的寬度在第二段中的輪廓。

在一些實施例中，增大該開口的過程包括完全去除第一部分中的第一掩模。

在一些實施例中，增大該開口的過程進一步包括在第一掩模之上形成第二掩模，第二掩模覆蓋第一掩模的第二部分並且在第一部分中的第一掩模的至少一部分之上包括開口。可以例如通過選擇性刻蝕工藝去除第一部分中的第一掩模的所述至少一部分之上的所述開口區域中的第一掩模，留下下面的材料，例如未被損傷的半導體本體的材料。

在一些實施例中，穿過在第一表面處的開口處理半導體本體包括在半導體本體中形成第一溝槽並且利用第一材料填充第一溝槽。

在一些實施例中，利用第一材料填充溝槽的過程包括形成第一電介質並且利用第一材料填充第一溝槽的至少80%，並且其中第一材料在第一表面上的投影構成環，第一材料在第一表面和第一溝槽的底面之間的深度的一半處的寬度沿該環在第一寬度和第二寬度之間變化，第一和第二寬度之間的比率大於2。

在一些實施例中，穿過在第一表面處的開口進一步處理半導體本體包括在半導體本體中形成第二溝槽。

在一些實施例中，利用第二材料給第二溝槽的側壁加襯裡。在一些實施例中，第二材料直接形成在第一材料上。第一電介質可以是包括矽的氧化物的場電介質。在一些實施例中，第二電介質形成在第二溝槽的底面處並且與第一電介質材料直接接觸，以及導電材料形成在第二溝槽中。在一些實施例中，柵極溝槽形成在距第二溝槽的一橫向距離處，並且柵極電介質和柵電極形成在柵極溝槽中。源極接觸和漏極接觸可以形成在第一表面處，其中源極接觸、柵極溝槽、第二溝槽和漏極接觸可以沿第一橫向方向連續布置。

在一些實施例中，形成源極接觸和漏極接觸中的至少一個包括在半導體本體中形成接觸溝槽。

在一些實施例中，形成柵極溝槽包括形成沿不同於第一橫向方向的第二橫向方向連續布置的多個柵極溝槽，並且其中第一掩模包括沿第二橫向方向布置的多個開口和第一部分。

圖2A是圖示根據實施例的在半導體本體204中包括場電介質202的半導體器件的示意頂視圖200。圖2B是沿圖2A的線分割線A-A』的橫截面視圖201。

該半導體器件包括在包含相對的第一和第二表面207, 208的半導體本體204中的場電極溝槽206。場電介質202形成在場電極溝槽206中。場電介質202給場電極溝槽206的側表面210加襯裡。場電介質202在第一表面207和場電極溝槽206的底面214之間的深度d的一半處的寬度沿環繞場電極溝槽206的環212在第一寬度w1和第二寬度w2之間變化，第一寬度和第二寬度之間的比率w1/w2大於2。在一些其他實施例中，第一寬度和第二寬度之間的比率w1/w2大於3，或者甚至大於5。

在一些實施例中，場電極溝槽206沿第一橫向方向x具有最大橫向尺寸lmax，並且場電介質202在第一表面207和場電極溝槽206的底面214之間的深度d的一半處的寬度沿該橫向尺寸lmax的至少50%在側表面210處穩定地增加。

在一些實施例中，半導體器件的場電極溝槽206包括作為場電極溝槽206的在第一橫向方向x上的端部的相對的第一和第二正面216, 217。場電介質202在第一表面207和場電極溝槽206的底面214之間的深度d的一半處的在第一和第二正面216, 217處的寬度的比率大於2。

在一些實施例中，該半導體器件的場電極溝槽206沿第一橫向方向x具有最大橫向尺寸lmax。場電介質202在場電極溝槽206的底面214處的厚度t沿該橫向尺寸lmax的至少50%是恆定的。

在一些實施例中，該半導體器件進一步包括在距場電極溝槽的一橫向距離處的柵極溝槽，該柵極溝槽包括柵極電介質和柵電極。該半導體器件可以進一步包括在第一表面處的源極接觸和漏極接觸，其中源極接觸、柵極溝槽、場電極溝槽和漏極接觸沿第一橫向方向x連續布置。

在一些實施例中，柵極溝槽沿不同於第一橫向方向x的第二橫向方向y連續布置多次，並且場電極溝槽206沿第二橫向方向y連續布置多次。第一和第二橫向方向x,y可以相互垂直，或者可以以例如小於90°的角度布置。

在一些實施例中，源極接觸和漏極接觸中的至少一個包括在半導體本體204中的接觸溝槽。

圖3A-9B是用於圖示製造半導體器件的方法的半導體本體304的示意頂視圖和橫截面視圖。

半導體本體304的示意頂視圖300在圖3A中圖示，並且沿圖3A的分割線B-B』的示意橫截面視圖301在圖3B中圖示。示意頂視圖300是在由圖3B中的短劃線330指示的垂直級別處獲取的。

第一掩模320形成在半導體本體304的第一表面307之上。第一表面307與第二表面308相對。作為實例，第一表面307可以是半導體本體304的前表面，並且第二表面308可以是半導體本體304的後表面。半導體本體可以例如通過使用焊料或無焊料連接技術經由後表面安裝在載體（例如晶片的引線框）上。

可以通過光刻圖案化掩模材料，例如通過圖案化例如硬掩模材料和/或抗蝕劑材料，來形成第一掩模320。硬掩模材料的實例包括諸如氮化物（例如氮化矽）、氧化物（例如氧化矽）、碳、多晶矽及其任何組合（例如材料組合的層堆疊）之類的材料。構成掩模材料的材料或材料組合可以被選擇以便當去除或圖案化掩模材料時實現對下面材料的選擇性。第一掩模320包括圍繞第一掩模320的第一部分3201的開口322，由此將第一掩模320的第一部分3201和第二部分3202分開。開口322在第一表面307處構成環，其在第一掩模320的第一部分3201周圍延伸。

在第一表面307處穿過開口322通過各向異性刻蝕工藝去除半導體本體304的材料來處理半導體本體304，由此在半導體本體304中形成第一溝槽324。第一溝槽324也被形成為環。各向異性刻蝕可以被執行為例如幹法刻蝕，諸如反應離子刻蝕。

參考圖4A中所示的半導體本體304的示意頂視圖400和沿圖4A的分割線B-B』的示意橫截面視圖401，第一溝槽324被填充有第一材料326。在一些實施例中，第一材料326例如是電介質，例如矽的氧化物，諸如熱氧化物和/或原位水汽生成的氧化物（ISSG）和/或原矽酸四乙酯（TEOS）矽氧化物。第一材料326可以被選擇使得半導體本體304的材料可以以相對於例如第一材料的高選擇性被刻蝕。

在一些實施例中，第一溝槽324的至少80%被填充有第一材料326，其中第一材料326在第一表面307上的投影構成環。第一材料在第一表面307和第一溝槽324的底面之間的深度d的一半處的寬度沿所述環在第一寬度和第二寬度之間變化，第一寬度和第二寬度之間的比率大於2。

參考圖5A中所示的半導體本體304的示意頂視圖500和沿圖5A的分割線B-B』的示意橫截面視圖501，通過去除第一部分3201中的第一掩模320同時保持第二部分3202中的第一掩模320來增大開口322。在一些其他實施例中，部分地去除第一部分3201中的第一掩模320。增大開口322的過程可以包括在第一掩模320上形成第二掩模332，第二掩模332覆蓋第一掩模320的第二部分3202並且在第一部分3201中的第一掩模320的至少一部分之上包括開口。例如通過刻蝕工藝穿過第二掩模332的開口去除第一部分中第一掩模320的未被覆蓋的部分。

參考圖6A中所示的半導體本體304的示意頂視圖600和沿圖6A的分割線B-B』的示意橫截面視圖601，第二溝槽334形成在已經預先去除第一掩模320的區域中的半導體本體304中。第二溝槽334被填充有第一材料326的第一溝槽324圍繞。第一和第二溝槽324, 334的深度可以相等或稍有不同。第二溝槽334可以例如通過刻蝕工藝，例如通過幹法刻蝕工藝（諸如反應離子刻蝕）形成。

參考圖7A中所示的半導體本體304的示意頂視圖700和沿圖7A的分割線B-B』的示意橫截面視圖701，利用第二材料336給第二溝槽334的側壁加襯裡。第二材料336可以直接形成在第一材料326上。第二材料336可以通過例如間隔物刻蝕工藝形成。在一些實施例中，第二材料是電介質材料，例如不同於第一材料的電介質材料。在一些實施例中，第一材料包括矽的氧化物，並且第二材料包括矽的氮化物。

參考圖8A中所示的半導體本體304的示意頂視圖800和沿圖8A的分割線B-B』的示意橫截面視圖801，第三材料338形成在第二溝槽334的底面處。在一些實施例中，第三材料是電介質材料，例如熱氧化物。由矽製成的半導體本體的熱氧化工藝可能導致在矽的未被覆蓋的部分處，例如在第二溝槽334的底面處和在第一表面307處形成熱氧化物，而在半導體本體304的其他部分處，例如在被第二材料336覆蓋的第二溝槽334的側壁處可以抑制熱氧化。在形成第三材料之後，可以去除第二材料336。第一和第三材料326, 338可以構成例如場電介質。

參考圖3A-8B示出的過程連同在上面參考圖3A-8B描述的過程之前、之間、之後或與其一起執行的多個另外的過程可以被執行用於製造如在圖9A中的半導體本體304的示意頂視圖900中和在沿圖9A的分割線B-B』的示意橫截面視圖901中所示的半導體器件。

第四材料339，例如導電材料，諸如高摻雜的多晶矽和/或金屬，可以形成在第二溝槽334中並且構成場電極溝槽中的場電極。包括第一和第三材料326, 338的場電介質將場電極與半導體本體304的周圍部分電隔離。

半導體本體304可以包括半導體襯底3401和在半導體襯底上的外延層3402。高摻雜的掩埋層3403可以布置在半導體襯底3401和外延層3402之間。

包括柵極電介質341和柵電極342的柵極溝槽340可以形成在距第二溝槽334的一橫向距離處。柵極電介質341和柵電極342還可以形成在第一表面307處的半導體本體304上，由此給形成在半導體本體304中的鰭狀物的側壁和頂面加襯裡。

體區域345可以形成在外延層3402中，該體區域具有不同於外延層3402的導電類型的導電類型。導電溝道區域可以例如通過向柵電極342施加電壓形成在與柵極電介質341的界面處的體區域345的頂面處。

源極溝槽接觸和漏極溝槽接觸347, 348可以形成在第一表面307處。源極溝槽接觸和漏極溝槽接觸347, 348的材料可以包括（一個或多個）高摻雜的半導體材料，例如高摻雜的多晶矽和/或（一個或多個）金屬。高摻雜的源極/體接觸區域350可以位於源極溝槽接觸347和體區域345之間，用於減小在其間的接觸電阻。可替換地或者另外，高摻雜的源極/體接觸區域還可以位於第一表面307處，例如中斷沿垂直於圖9B的繪圖平面的方向延伸的源極區域。高摻雜的源極區域346可以鄰接源極溝槽接觸347。高摻雜的漏極接觸區域352可以位於漏極溝槽接觸348和外延層3402之間，用於減小在其間的接觸電阻。源極溝槽接觸347可以電連接到源極端子S。漏極溝槽接觸348可以電連接到漏極端子D。柵電極342可以電連接到柵極端子G。由第四材料339形成的場電極可以電連接到例如場板端子FP，其可以與當前端子之一（諸如源極端子S）相同。

短劃線349指示柵極溝槽340在圖9B中所示的橫截面之前或之後的橫截面平面內的邊界。

源極溝槽接觸347、柵極溝槽340、場電極溝槽和漏極溝槽接觸348沿第一橫向方向x連續布置。

在一些實施例中，沿不同於第一橫向方向x的第二橫向方向y連續布置的多個柵極溝槽340可以大於沿第二橫向方向y連續布置的多個場電極溝槽。

在一些實施例中，場電極溝槽中的每一個沿第一橫向方向x的第一尺寸l1大於柵極溝槽340中的每一個沿第一橫向方向x的第二尺寸l2。第一電極溝槽之間的半導體本體304的一部分可以構成例如漏極延伸區域。

在一些實施例中，場電介質在場電極溝槽的側壁處的最小厚度等於或大於柵極電介質341在柵極溝槽340中的厚度。

在一些實施例中，場電極溝槽的深度大於柵極溝槽340的深度。該深度可以是分別在第一表面307與柵極溝槽和場電極溝槽的底面之間測量的。

在一些實施例中，該半導體器件是功率Fin IGFET，諸如功率FinFET。

參考圖1描述的方法可以應用於任何種類的結構，其中內部結構和環繞該內部結構的外部結構將相對於彼此對準。除了在溝槽的側壁處包含變化的橫向寬度的（一個或多個）溝槽電介質之外，BJT的發射極區域還可以例如相對於基極區域對準。

儘管在本文描述的不同實施例中被提供用於類似目的的半導體區域可以由相同的參考數字表示，但是尺寸和摻雜濃度在不同實施例之間可以不同。

雖然本文已經圖示和描述了特定實施例，但本領域普通技術人員將認識到，在不脫離本發明的範圍的情況下，多種替換和/或等效實施方式可替代所示出和描述的特定實施例。本申請意在涵蓋本文所討論的特定實施例的任何改編或變型。因此，意圖的是，本發明僅由權利要求及其等同物限定。