碳化矽襯底和半導體器件的製作方法

2023-05-01 09:36:46 5

專利名稱：碳化矽襯底和半導體器件的製作方法
技術領域：
本發明涉及一種碳化矽襯底和半導體器件，更具體地，涉及能夠減小在其厚度方向上的電阻率同時能夠抑制由於熱處理產生的層錯的碳化矽襯底，還涉及包含這種碳化矽襯底的半導體器件。
背景技術：
近年來，為了實現高擊穿電壓、低功耗和在高溫環境下使用半導體器件，開始採用碳化矽(SiC)作為用於半導體器件的材料。碳化矽是寬帶隙半導體，其具有比通常廣泛用作用於半導體器件材料的矽大的帶隙。因此，通過採用碳化矽作為半導體器件的材料，半導體器件可以具有高擊穿電壓、減小的導通電阻等。此外，與採用矽作為其材料的半導體器件的性能相比較，由此採用碳化矽作為其材料的半導體器件即使在高溫環境下也能夠有利地使得特性減少劣化。為了製造採用碳化矽作為材料的高性能半導體器件，有效的是採用準備由碳化矽製成的襯底(碳化矽襯底)並在該碳化矽襯底上形成由SiC製成的外延生長層的工藝。此外，例如，在製造利用該碳化矽襯底的垂直型功率器件(諸如垂直型MOSFET (金屬氧化物半導體場效應電晶體))時，通過儘可能多地減小在其厚度方向上襯底的電阻率，可以減小器件的導通電阻。此外，為了減小在其厚度方向上襯底的電阻率，例如，可以採用向襯底中以高濃度引入雜質的方法，所述雜質是諸如氮的η型摻雜劑(例如，參見R. C. GLASS et al., "SiC Seeded Crystal Growth", phys. stat. sol. (b)，1997，202，pl49_162 (非專利文獻 1))。引用列表非專利文獻NPL 1 :R. C. GLASS et al. ,"SiC Seeded Crystal Growth",phys. stat. sol. (b)， 1997，202，ρ 149-16
發明內容
技術問題然而，如果通過簡單地向襯底中以高濃度注入雜質來減小襯底的電阻率，會產生下面的問題。也就是，當利用碳化矽襯底製造半導體器件時，碳化矽襯底經受熱處理，諸如用於清洗碳化矽襯底表面的熱清洗。在這種情形下，在包含高濃度雜質的碳化矽襯底中會產生層錯。當在該碳化矽襯底上形成由SiC製成的外延生長層時，這種層錯會擴散到SiC 層上。這裡，假設構成碳化矽襯底的SiC例如是4H-SiC，那麼要產生的層錯中的每個具有 3C型結構，其具有比4H型小的帶隙。因此，在其中產生層錯的區域中，帶隙局部變得更小。 結果，如果利用這種碳化矽襯底來製造半導體器件，將產生諸如擊穿電壓降低和洩漏電流增加的問題。考慮到這一點，本發明的目的是提供一種碳化矽襯底，其允許減小在其厚度方向上的電阻率的同時能夠抑制由於熱處理產生的層錯，並且還提供一種包含這種碳化矽襯底的半導體器件。問題的解決方案根據本發明的碳化矽襯底，包括基底層，其由碳化矽製成；以及SiC層，其由單晶碳化矽製成並且設置在基底層上。基底層具有大於2 X IO19cnT3的雜質濃度。SiC層具有大於5X IO18CnT3且小於2X IO19CnT3的雜質濃度。本發明人全面研究了用於降低在其厚度方向上碳化矽襯底的電阻率的同時抑制由於熱處理造成的層錯的方法。結果，發現當碳化矽襯底的雜質濃度小於2X IO19CnT3時， 可以防止由於熱處理造成的層錯，但是當雜質濃度超過2X IO19CnT3時，就不可能防止層錯。 由此，通過提供包括具有雜質濃度大於2X IO19CnT3且電阻率小的層(基底層)以及設置在基底層上且具有的雜質濃度小於2X IO19CnT3的層(SiC層)的碳化矽襯底，即使在隨後的器件工藝中進行熱處理，也至少能夠防止在SiC層中產生層錯。此外，通過在這種SiC層上形成由碳化矽製成的外延生長層以便製造半導體器件，在半導體器件的特性上，通過基底層的存在而可以減小碳化矽襯底的電阻率，同時防止能夠在基底層中產生的層錯的影響。其間，當SiC層具有5X IO18CnT3或更小的雜質濃度時，SiC層的電阻率變得太大，是不利的。通過這種方式，根據本發明的碳化矽襯底，可以提供一種允許減小在其厚度方向上的電阻率的同時能夠抑制由於熱處理造成的層錯的碳化矽襯底。這裡，術語「雜質」是指要被引入以在碳化矽襯底中產生多數載流子的雜質。碳化矽襯底可以進一步包括外延生長層，所述外延生長層形成在SiC層上且由單晶碳化矽製成，其中外延生長層具有比基底層的層錯密度小的層錯密度。在SiC層上形成外延生長層時，例如，在外延生長期間需要熱清洗碳化矽襯底或加熱該襯底。即使加熱會造成基底層中的層錯，但是如上所述，可以抑制層錯僅產生在SiC 層中。因此，也在SiC層上形成的外延生長層中，可以抑制產生層錯。結果，該碳化矽襯底具有抑制在其中產生層錯的同時允許降低電阻率的外延生長層。因此，該碳化矽襯底能夠用於製造抑制擊穿電壓降低和洩漏電流增加的半導體器件。應該注意，該外延生長層例如在半導體器件中可以用作緩衝層或擊穿電壓保持層(漂移層)。在該碳化矽襯底中，在基底層中包含的雜質可以與SiC層中包含的雜質不同。通過這種方式，可以根據想要的使用目的來提供適當地包含雜質的碳化矽襯底。在該碳化矽襯底中，基底層中包含的雜質可以是氮或磷，並且SiC層中包含的雜質可以是氮或磷。氮和磷中的每個適於作為用於提供具有電子的SiC的、用作多數載流子的雜質。在碳化矽襯底中，當從平面圖中看時，多個SiC層可以並排設置。從不同的角度來說，多個SiC層可以設置在基底層的主表面上並沿著基底層的主表面設置。在大氣壓力下SiC不具有液態。另外，其晶體生長溫度為2000°C或更大，這非常高。這使得難以控制和穩定生長條件。因此，由單晶SiC製成的襯底難以保持它的高質量並具有大直徑。為了應對這種情況，當從平面圖看時，均從高質量碳化矽單晶獲得的多個 SiC層並排設置在具有大直徑的基底層上，由此獲得碳化矽襯底，其能夠處理成具有高質量 SiC層和大直徑的襯底。通過利用這種碳化矽襯底，可以提高製造半導體器件工藝的效率。 應該注意，為了提高半導體器件的製造工藝的效率，優選的是多個SiC層中相鄰的SiC層被設置成彼此接觸。更具體地，例如，多個SiC層優選地被設置成以矩陣的形式彼此接觸。此外，相鄰SiC層中的每個優選地具有與其主表面基本垂直的端表面。通過這種方式，能夠容易地形成碳化矽襯底。這裡，例如，當端表面和主表面形成不小於85°且不大於95°的角度時，能夠確定的是端表面和主表面彼此基本垂直。在碳化矽襯底中，基底層可以由單晶碳化矽製成，並且SiC層的X射線搖擺曲線的半寬可以比基底層的半寬小。如上所述，高質量單晶碳化矽難以具有大直徑。其間，為了在製造利用碳化矽襯底的半導體器件的工藝中有效率的製造，要求襯底提供有預定均勻形狀和尺寸。因此，即使在獲得高質量碳化矽單晶(例如，具有高結晶度的單晶碳化矽)，也不能有效地使用不能通過切割等被加工成這種預定形狀等的區域。為了應對這種情況，在本發明的碳化矽襯底中，在處理成預定形狀和尺寸的基底層上，可以設置具有比基底層的X射線搖擺曲線半寬小的X射線搖擺曲線半寬，即具有比基底層的結晶度高的結晶度但沒有形成為期望形狀等的SiC層。這種碳化矽襯底具有預定均勻形狀和尺寸，由此達到高效製造半導體器件。此外，這種碳化矽襯底利用高質量SiC層來製造半導體器件，由此有效地利用高質量單晶碳化矽。結果，可以降低利用碳化矽襯底的半導體器件的製造成本。在該碳化矽襯底中，基底層可以由單晶碳化矽製成，並且SiC層可以具有的微管密度比基底層的微管密度低。此外，在該碳化矽襯底中，基底層可以由單晶碳化矽製成，並且SiC層可以具有的位錯密度比基底層的位錯密度低。此外，在該碳化矽襯底中，基底層由單晶碳化矽製成，並且SiC層可以具有的穿透螺旋位錯密度比基底層的穿透螺旋位錯密度小。此外，在該碳化矽襯底中，基底層由單晶碳化矽製成，並且SiC層可以具有的刃型位錯密度比基底層的刃型位錯密度小。此外，在該碳化矽襯底中，基底層由單晶碳化矽製成，並且SiC層可以具有的基面位錯密度比基底層的基面位錯密度小。此外，在該碳化矽襯底中，基底層由單晶碳化矽製成，並且SiC層可以具有的混合位錯密度比基底層的混合位錯密度小。此外，在該碳化矽襯底中，基底層由單晶碳化矽製成，並且SiC層可以具有的層錯密度比基底層的層錯密度小。此外，在該碳化矽襯底中，基底層由單晶碳化矽製成，並且SiC層可以具有的點缺陷密度比基底層的點缺陷密度小。從而，在被處理成適於製造半導體器件的預定形狀和尺寸的相對低質量且低成本的基底層上，能夠設置不具有預定形狀和尺寸且具有比基底層的微管密度和位錯密度小的微管密度和位錯密度(諸如穿透螺旋位錯密度、刃型位錯密度、基面位錯密度、混合位錯密度、層錯密度和點缺陷密度)的高質量SiC層。這種碳化矽襯底具有預定均勻形狀和尺寸， 總體上適於製造半導體器件，由此達到有效製造半導體器件。此外，這種碳化矽襯底利用高質量SiC層來製造半導體器件，由此有效利用高質量單晶碳化矽。結果，能夠降低利用碳化矽襯底的半導體器件的製造成本。
在碳化矽襯底中，基底層可以包括由單晶碳化矽製成的且包括面向SiC層的主表面的單晶層。通過這樣做，在利用碳化矽襯底的半導體器件的製造工藝的早期階段，碳化矽襯底保持具有其的大厚度並因此容易處理，而在製造工藝的中間，去除了除單晶層之外的基底層的區域，由此僅基底層的單晶層能夠保留在半導體器件內。通過這種方式，可以製造高質量半導體器件，同時在製造工藝中便於碳化矽襯底的處理。在該碳化矽襯底中，SiC層的X射線搖擺曲線的半寬可以比單晶層的X射線搖擺曲線的半寬小。這樣，提供具有這樣比基底層的單晶層的X射線搖擺曲線半寬小的X射線搖擺曲線的半寬，即具有比基底層的單晶層的結晶度高的結晶度的SiC層，由此獲得了能夠由此獲得高質量半導體器件的碳化矽襯底。在該碳化矽襯底中，SiC層可以具有的微管密度比單晶層的微管密度低。此外，在該碳化矽襯底中，SiC層可以具有的位錯密度比單晶層的位錯密度低。此外，在該碳化矽襯底中，SiC層可以具有的穿透螺旋位錯密度比單晶層的穿透螺旋位錯密度小。此外，在該碳化矽襯底中，SiC層可以具有的刃型位錯密度比單晶層的刃型位錯密度小。此外，在該碳化矽襯底中，SiC層可以具有的基面位錯密度比單晶層的基面位錯密度小。此外，在該碳化矽襯底中，SiC層可以具有的混合位錯密度比單晶層的混合位錯密度小。此外，在該碳化矽襯底中，SiC層可以具有的層錯密度比單晶層的層錯密度小。此外，在該碳化矽襯底中，SiC層可以具有的點缺陷密度比單晶層的點缺陷密度小。由此，與基底層的單晶層相比，SiC層具有減小的缺陷密度，諸如微管密度、穿透螺旋位錯密度、穿透刃型位錯密度、基面位錯密度、混合位錯密度、層錯密度和點缺陷密度。利用該SiC層，可以獲得允許製造高質量半導體器件的碳化矽襯底。在該碳化矽襯底中，SiC層可以具有與基底層相反的主表面，並且該主表面相對於 {0001}面具有不小於50°且不大於65°的偏離角。通過在<0001〉方向上生長六方晶系的單晶碳化矽，可以有效率地製造高質量單晶。由這種在<0001方向〉上生長的碳化矽單晶，可以有效率地獲得具有與{0001}面相對應的主表面的碳化矽襯底。其間，通過利用包括主表面相對於{0001}的面取向具有不小於 50°且不大於65°的偏離角的碳化矽襯底，可以製造具有高性能的半導體器件。具體地，例如，用於製造MOSFET的碳化矽襯底的主表面通常相對於{0001}的面取向具有大約8°的偏離角。外延生長層形成在該主表面上，並且氧化物膜、電極等形成在該外延生長層上，由此獲得M0SFET。在該MOSFET中，溝道區形成在包括外延生長層和氧化物膜之間的界面的區域中。然而，在具有這種結構的MOSFET中，由於襯底主表面相對於 {0001}的面取向具有大約8°或更小的偏離角，所以在外延生長層和氧化物膜之間的界面周圍，即在其中形成溝道區的位置，形成多界面態。這妨礙了載流子的行進，由此降低了溝道遷移率。為了應對這種情況，在該碳化矽襯底中，與基底層相反的SiC層的主表面相對於{0001}面適於具有不小於50°且不大於65°的偏離角，由此減少界面態的形成。通過這種方式，可以製造允許減小導通電阻的MOSFET。在該碳化矽襯底中，與基底層相反的SiC層的主表面相對於方向可以具有形成5°或更小的角度的偏離取向。方向是碳化矽襯底中代表性的偏離取向。由製造襯底過程中切片工藝變化導致的偏離取向的變化適合於5°或更小，這允許在碳化矽襯底上容易地形成外延生長層。在該碳化矽襯底中，與基底層相反的SiC層的主表面在方向上相對於 {03-38}面可以具有不小於-3°且不大於5°的偏離角。從而，在利用該碳化矽襯底來製造 MOSFET的情況下，可以進一步提高溝道遷移率。這裡，將偏離角設定為相對於{03-38}的面取向不小於-3°且不大於+5°，是基於如下事實作為對溝道遷移率和偏離角之間關係進行檢驗的結果，在該設定範圍中獲得了特別高的溝道遷移率。此外，「在方向上相對於{03-38}面的偏離角」指的是由上述主表面的法線到由方向和<0001〉方向限定的平面的正交投影與{03-38}面的法線形成的角度。正值的符號對應於正交投影接近於與方向平行的情形，而負值的符號對應於正交投影接近於與<0001〉方向平行的情形。注意，主表面優選具有基本為{03-38}的面取向，主表面進一步優選具有{03-38} 的面取向。這裡，表述「主表面具有基本為103-38}的面取向」指的是涵蓋其中襯底主表面的面取向被包括使得在考慮到襯底的處理精度的情況下能夠將面取向看作103-38}的偏離角範圍內的情形。在這種情況下，偏離角的範圍例如是相對於{03-38} 士2°的偏離角範圍。從而，可進一步提高上述的溝道遷移率。在該碳化矽襯底中，與基底層相反的主表面相對於方向可以具有形成 5°或更小的偏離角的偏離取向。是碳化矽襯底中代表性的偏離取向，像方向的情況一樣。由製造襯底過程中的切片工藝變化導致的偏離取向變化適合於士5°，這允許在SiC層上容易地形成外延生長層。根據本發明的半導體器件，包括碳化矽襯底；外延生長層，其形成在碳化矽襯底上；以及電極，其形成在外延生長層上。該碳化矽襯底是本發明的上述碳化矽襯底。因為本發明的半導體器件包括本發明的上述碳化矽襯底，所以能夠提供一種半導體器件，其允許降低在襯底的厚度方向上的電阻率的同時抑制產生層錯。發明的有益效果由上面的描述明顯的是，根據本發明的碳化矽襯底，能夠提供一種碳化矽襯底，其允許減小在襯底的厚度方向上的電阻率的同時抑制由於熱處理而產生層錯。此外，根據本發明的半導體器件，能夠提供一種半導體器件，其允許減小在襯底的厚度方向上的電阻率的同時抑制產生層錯。


圖1是示出碳化矽襯底的結構的示意橫截面圖。圖2是示出具有在其上形成有外延層的碳化矽襯底的結構的示意橫截面圖。
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圖3是示意性示出用於製造碳化矽襯底的方法的流程圖。圖4是示意性示出用於製造碳化矽襯底的另一方法的流程圖。圖5是用於示出製造碳化矽襯底的方法的示意橫截面圖。圖6是用於示出製造碳化矽襯底的方法的示意橫截面圖。圖7是用於示出製造碳化矽襯底的方法的示意橫截面圖。圖8是示出碳化矽襯底的另一結構的示意橫截面圖。圖9是示出碳化矽襯底的又一結構的示意橫截面圖。圖10是示意性示出用於製造圖9的碳化矽襯底的方法的流程圖。圖11是示出碳化矽襯底的又一結構的示意橫截面圖。圖12是示意性示出用於製造圖11的碳化矽襯底的方法的流程圖。圖13是示出垂直型MOSFET的結構的示意橫截面圖。圖14是示意性示出用於製造垂直型MOSFET的方法的流程圖。圖15是用於示出製造垂直型MOSFET的方法的示意橫截面圖。圖16是用於示出製造垂直型MOSFET的方法的示意橫截面圖。圖17是用於示出製造垂直型MOSFET的方法的示意橫截面圖。圖18是用於示出製造垂直型MOSFET的方法的示意橫截面圖。
具體實施例方式下面參考圖來描述本發明的實施例。應該注意，在下面提到的圖中，相同或相應的部分給出相同的附圖標記，並不再重複描述。(第一實施例)首先，將描述本發明的一個實施例，即第一實施例。參考圖1，本實施例的碳化矽襯底1包括基底層10，其由碳化矽製成；以及SiC層20，其由單晶碳化矽製成的並且設置在基底層10的一個主表面IOA上。基底層10具有大於2 X IO19CnT3的雜質濃度。SiC層20 具有大於5X IO18CnT3且小於2X IO19CnT3的雜質濃度。即使當碳化矽襯底1提供有基底層10，由此具有比2X IO19CnT3大的雜質濃度以及具有小電阻率時，如果在隨後的器件工藝中進行熱處理，則具有雜質濃度小於2X IO19CnT3 且提供在基底層10上的SiC層20，至少在SiC層20中抑制產生層錯。然後，當由單晶碳化矽製成的外延生長層30形成在與基底層10相反的SiC層20 的主表面20A上時，如圖2所示，能夠在基底層10中產生的層錯不會擴散到外延生長層30。 從而，外延生長層30中的層錯密度比基底層10中的層錯密度小。由此，碳化矽襯底1允許減小在其厚度方向上的電阻率，同時在器件製造過程中抑制由於熱處理而產生的層錯。這裡，在碳化矽襯底1中，基底層10中包含的雜質可以與SiC層20中包含的雜質不同。通過這種方式，可以獲得根據想要的使用目的而適當包含雜質的碳化矽襯底。此外， 基底層10中包含的雜質可以是氮或磷，而SiC層20中包含的雜質也可以是氮或磷。此外，在碳化矽襯底1中，基底層10由單晶碳化矽製成，並且SiC層20的X射線搖擺曲線的半寬可以比基底層10的X射線搖擺曲線的半寬小。從而，採用具有預定均勻形狀和尺寸且具有相對低結晶度的單晶碳化矽作為碳化矽襯底1的基底層10，同時具有高結晶度且不具有期望形狀和尺寸的單晶碳化矽被有效地用作SiC層20。結果，通過利用這種碳化矽襯底1製造半導體器件，能夠降低半導體器件的製造成本。此外，在碳化矽襯底1中，基底層10可以由單晶碳化矽製成，並且SiC層20可以具有的微管密度比基底層10的微管密度低。此外，在碳化矽襯底1中，基底層10可以由單晶碳化矽製成，並且SiC層20可以具有的位錯密度比基底層10的位錯密度低。此外，在碳化矽襯底1中，基底層10可以由單晶碳化矽製成，並且SiC層20可以具有的穿透螺旋位錯密度比基底層10的穿透螺旋位錯密度小。此外，在碳化矽襯底1中，基底層10可以由單晶碳化矽製成，並且SiC層20可以具有的刃型位錯密度比基底層10的刃型位錯密度小。此外，在碳化矽襯底1中，基底層10可以由單晶碳化矽製成，並且SiC層20可以具有的基面位錯密度比基底層10的基面位錯密度小。此外，在碳化矽襯底1中，基底層10可以由單晶碳化矽製成，並且SiC層20可以具有的混合位錯密度比基底層10的混合位錯密度小。此外，在碳化矽襯底1中，基底層10可以由單晶碳化矽製成，並且SiC層20可以具有的層錯密度比基底層10的層錯密度小。此外，在碳化矽襯底1中，基底層10可以由單晶碳化矽製成，並且SiC層20可以具有的點缺陷密度比基底層10的點缺陷密度小。從而，採用具有預定均勻形狀和尺寸且具有相對低質量的單晶碳化矽作為碳化矽襯底1的基底層10，同時具有高質量且不具有期望形狀和尺寸的單晶碳化矽有效地用作 SiC層20。由此，通過利用這種碳化矽襯底1製造半導體器件，能夠減少半導體器件的製造成本。此外，在碳化矽襯底1中，基底層10可以包括單晶層10B，其由單晶碳化矽製成的且在面向SiC層20側處包括主表面10A。通過這樣做，在利用碳化矽襯底1製造半導體器件的早期工藝中，碳化矽襯底1保持具有其的大厚度並因此容易地處理，在製造工藝的中間，去除了除單晶層之外的基底層10的區域10C，由此僅基底層10的單晶層IOB能夠保留在半導體器件內。通過這種方式，在製造工藝中，方便處理碳化矽襯底1的同時，能夠製造高質量半導體器件。另外，在碳化矽襯底1中，SiC層20的X射線搖擺曲線的半寬可以比單晶層IOB的 X射線搖擺曲線的半寬小。這樣，提供了具有比基底層10的單晶層IOB的X射線搖擺曲線的半寬小的X射線搖擺曲線的半寬，即具有比基底層10的單晶層IOB的結晶度高的結晶度的SiC層20，由此獲得了能夠製造高質量半導體器件的碳化矽襯底1。另外，在碳化矽襯底 1中，SiC層20可以具有的微管密度比單晶層IOB的微管密度低。另外，在碳化矽襯底1中， SiC層20可以具有的位錯密度比單晶層IOB的位錯密度低。另外，在碳化矽襯底1中，SiC 層20可以具有的穿透螺旋位錯密度比單晶層IOB的穿透螺旋位錯密度小。另外，在碳化矽襯底1中，SiC層20可以具有的刃型位錯密度比單晶層IOB的刃型位錯密度小。另外，在碳化矽襯底1中，SiC層20可以具有的基面位錯密度比單晶層IOB的基面位錯密度小。另外，在碳化矽襯底1中，SiC層20可以具有的混合位錯密度比單晶層IOB的混合位錯密度小。另外，在碳化矽襯底1中，SiC層20可以具有的層錯密度比單晶層IOB的層錯密度小。 另外，在碳化矽襯底1中，SiC層20可以具有的點缺陷密度比單晶層IOB的點缺陷密度小。由此，與基底層10的單晶層IOB相比，SiC層20具有減小的缺陷密度，諸如微管密度、穿透螺旋位錯密度、刃型位錯密度、基面位錯密度、混合位錯密度、層錯密度和點缺陷密度。利用這種SiC層20，能夠獲得允許製造高質量半導體器件的碳化矽襯底1。這裡，在上述碳化矽襯底1中，SiC襯底20中的每個SiC襯底的主表面20A相對於{0001}面可以具有不小於50°且不大於65°的偏離角。通過利用這種碳化矽襯底1製造M0SFET，在溝道區中可以減少界面態的形成，由此獲得導通電阻減小的M0SFET。其間，為了方便製造，SiC層20的主表面20A可以對應於{0001}面。另外，SiC層20的主表面20A的偏離取向相對於方向可以形成5°或更小的角度。方向是碳化矽襯底中代表性的偏離取向。由製造襯底過程中切片工藝變化導致的偏離取向變化適合於5°或更小，這使外延生長層容易地形成在碳化矽襯底上。另外，在碳化矽襯底1中，SiC層20的主表面20A相對於方向上的 {03-38}面優選地具有不小於-3°且不大於5°的偏離角。從而，在利用碳化矽襯底1製造 MOSFET的情況下能夠進一步提高溝道遷移率。在碳化矽襯底1中，SiC層20的主表面20A的偏離取向相對於方向可以形成5°或更小的角。也是碳化矽襯底中代表性的偏離取向。由襯底的製造工藝中切片工藝變化等導致的偏離取向變化適合於士5°，這使外延生長層容易地形成在碳化矽襯底1上。另外，在碳化矽襯底1中，SiC層20可以由與基底層10的單晶碳化矽不同的單晶碳化矽製成。這裡，表述「Sic層20由與基底層10的單晶碳化矽不同的單晶碳化矽製成」 涵蓋基底層10由碳化矽製成的情形，其不是諸如多晶碳化矽或非晶碳化矽的單晶；以及其中單層10由與SiC層20的晶體不同的單晶碳化矽製成的情形。表述「基底層10和SiC層 20由晶體不同的碳化矽製成」指的是，例如，其中一側上相對於基底層10和SiC層20之間的界面的缺陷密度與另一側的缺陷密度不同的狀態。在這種情況下，該缺陷密度在該界面處可以是不連續的。下面描述了用於製造上述的碳化矽襯底1的示例性方法。參考圖3，在本實施例的碳化矽襯底的製造方法中，首先，執行襯底準備步驟，作為步驟(SlO)。在該步驟(SlO)中， 準備由單晶碳化矽製成的基底襯底10和SiC襯底20。SiC襯底20具有主表面，其是將通過該製造方法獲得的SiC層20的主表面20A(參見圖1)。因此，在這一點上，根據主表面20A 的所希望的面取向來選擇SiC襯底20的主表面的面取向。這裡，例如，準備具有與{03-38} 面相對應的主表面的SiC襯底20。其間，採用具有雜質濃度大於2 X IO19CnT3的襯底作為基底襯底10。另外，採用具有雜質濃度大於5X IO18CnT3且小於2X IO1W的襯底，作為SiC 襯底20。接下來，執行襯底平滑步驟作為步驟(S20)。在該步驟(S20)中，例如，通過拋光來平滑基底襯底10和SiC襯底20的主表面(連接表面)。在下述的步驟(S30)中使主表面彼此接觸。應該注意，該步驟(S20)不是必要的步驟，如果執行的話，只在彼此相對的基底襯底10和SiC襯底20之間提供小間隙，並且因而在它們之間提供了均勻的間隔。因此， 在下述的步驟(S40)中，提高了連接表面處的反應(連接)的一致性。這使基底襯底10和 SiC襯底20彼此更牢固的連接。為了使基底襯底10和SiC襯底20彼此進一步牢固的連接，上述的連接表面優選具有小於lOOnm、更優選小於50nm的表面粗糙度Ra。另外，通過設定連接表面的表面粗糙度Ra小於lOnm，可以實現更牢固的連接。其間，可以省略步驟(S20)，S卩，可以執行步驟(S30)而不拋光要彼此接觸的基底襯底10和SiC襯底20的主表面。這減少了碳化矽襯底1的製造成本。另外，對於去除位於通過製造基底襯底10和SiC襯底20時切片所形成的表面處的損傷層，例如，可以通過蝕刻代替步驟(S20)或在步驟(S20)之後來執行去除損傷層的步驟，然後可以執行下述的步驟(S30)。接下來，執行堆疊步驟，作為步驟(S30)。在該步驟(S30)中，SiC襯底20放置在基底襯底10的主表面上並與之接觸，由此製造了堆疊襯底。接下來，執行連接步驟，作為步驟(S40)。在步驟(S40)中，通過加熱堆疊襯底，使基底襯底10和SiC襯底20彼此連接。利用上述工藝，可以容易地製造第一實施例的碳化矽襯底1，其包括連接的SiC襯底20，作為SiC層20。在該步驟(S40)中，可以在通過減小環境大氣空氣的壓力獲得的氣氛中加熱該堆疊襯底。這減少了碳化矽襯底1的製造成本。另外，通過在碳化矽襯底1上外延生長單晶碳化矽以在SiC層20的主表面20A上形成外延生長層30，可以製造圖2中所示的碳化矽襯底2。這裡，在步驟(S30)中製造的堆疊襯底中，在基底襯底10和SiC襯底20之間形成的間隙優選為IOOym或更小。甚至在它們具有高表面平滑度的情況下，基底襯底10和SiC 襯底20中的每個也具有略微翹曲、彎曲等。因此，在堆疊襯底中的基底襯底10和SiC襯底 20之間形成了間隙。如果該間隙大於100 μ m，則基底襯底10和SiC襯底20之間的連接狀態可以不一致。通過設定基底襯底10和SiC襯底20之間的間隙不大於100 μ m，基底襯底 10和SiC襯底20可以彼此更牢固的均勻連接。另外，在步驟(S40)中，優選的是加熱上述的堆疊襯底落入到等於或高於碳化矽的升華溫度的溫度範圍內。這使基底襯底10和SiC襯底20彼此更牢固地連接。具體地， 通過在該堆疊襯底中的基底襯底10和SiC襯底20之間設定不大於100 μ m的間隙，它們可以通過SiC的升華而彼此均勻的連接。在這種情況下，甚至在沒有執行步驟(S20)和執行步驟(S30)而不拋光將要彼此接觸的基底襯底10和SiC襯底20的主表面的情況下，也可以使基底襯底10和SiC襯底20彼此容易的連接。另外，在步驟(S40)中用於堆疊襯底的加熱溫度優選不低於1800°C且不高於 25000C。如果加熱溫度低於1800°C，連接基底襯底10和SiC襯底20要花費很長時間，這導致製造碳化矽襯底1的效率降低。另一方面，如果加熱溫度超過2500°C，基底襯底10和 SiC襯底20的表面會變粗糙，這會導致在將要製造的碳化矽襯底1中產生多個晶體缺陷。 為了提高製造效率，同時抑制在碳化矽襯底1中產生缺陷，在步驟(S40)中用於堆疊襯底的加熱溫度被設定為不小於1900°C且不大於2100°C。另外，在該步驟(S40)中，可以在高於 104 且低於104 的壓力下加熱該堆疊襯底。這可以利用簡單設備來實現上述連接，並提供了用於相對短時間實現該連接的氣氛，由此實現了減少碳化矽襯底1的製造成本。此外， 在步驟(S40)中進行加熱時的氣氛可以是惰性氣體氣氛。在該氣氛為惰性氣體氣氛的情況下，惰性氣體氣氛優選地包含選自由氬、氦和氮組成的組中的至少一種。(第二實施例)下面描述本發明的另一實施例，即第二實施例。參考圖1，第二實施例中的碳化矽襯底1具有與第一實施例中的碳化矽襯底1的結構基本相同的結構，並且可以提供基本相同的效果。然而，第二實施例中的碳化矽襯底1與第一實施例中的碳化矽襯底1的不同在於它的製造方法。
參考圖4，首先執行襯底準備步驟作為第二實施例中的碳化矽襯底的製造方法中的步驟(S10)。在步驟(SlO)中，如同第一實施例一樣來準備SiC襯底，並且準備由碳化矽製成的材料襯底。接下來，參考圖4，執行緊密設置步驟作為步驟(S50)。在步驟(S50)中，參考圖5， SiC襯底20和材料襯底11通過第一加熱器81和第二加熱器82來保持，第一加熱器81和第二加熱器82彼此面對面設置。這裡，SiC襯底20和材料襯底11之間的空間的合適值被認為是與在下述步驟(S60)中進行加熱時獲得的升華氣體的平均自由程相關聯。具體地， SiC襯底20和材料襯底11之間的空間的平均值可以設定為比在下述步驟(S60)中進行加熱時獲得的升華氣體的平均自由程小。例如，嚴格來講，原子和分子的平均自由程取決於在 IPa的壓力和2000°C的溫度下的原子半徑和分子半徑，但為大約幾cm至幾十cm。因此，實際上，該空間優選地設定在幾cm或更小。更具體地，SiC襯底20和材料襯底11在它們之間設置有不小於Iym且不大於Icm的空間使得它們的主平面彼此相對。另外，當該空間的平均值為Icm或更小時，可以減小在下述的步驟(S60)中將要形成的基底層10的厚度分布。 此外，當該空間的平均值為Imm或更小時，可以進一步減小基底層10的膜厚度的分布。其間，隨著空間的平均值為Iym或更小，可以確保用於碳化矽升華的足夠空間。應該注意，這種升華氣體是由固體碳化矽的升華而形成的氣體，並且包括例如Si、Si2C和SiC2。接下來，作為步驟(S60)，執行升華步驟。在該步驟(S60)中，通過第一加熱器81 將SiC襯底20加熱到預定襯底溫度。另外，通過第二加熱器82將材料襯底11加熱到預定材料溫度。在這一點上，加熱材料襯底11到達材料溫度，由此從材料襯底的表面升華SiC。 另一方面，襯底溫度被設定得比材料溫度低。具體地，例如，襯底溫度被設定得比材料溫度低不小於1°C且不大於100°C。襯底溫度優選為1800°C或更高且2500°C或更低。因此，如圖6所示，以氣體形式從材料襯底11升華的SiC達到SiC襯底20的表面，並且因此在其上面凝固，由此形成了基底層10。隨著這種狀態被保持，如圖7所示，構成材料襯底11的全部 SiC升華並且被轉移到SiC襯底20的表面上。從而，完成了步驟(S60)，由此完成如圖1所示的碳化矽襯底1。(第三實施例)下面描述本發明的又一個實施例，即，第三實施例。參考圖8，第三實施例中的碳化矽襯底1具有與第一實施例中的碳化矽襯底1基本相同的結構，並提供了基本相同的效果。 然而，第三實施例中的碳化矽襯底1與第一實施例中的碳化矽襯底1的不同在於，當從平面圖看時多個SiC層20並排設置。也就是說，參考圖8，在第三實施例的碳化矽襯底1中，當從平面圖看時多個SiC層 20並排設置。換句話說，多個SiC層20沿著基底層10的主表面IOA設置。更具體地，多個SiC層20在基底襯底10上設置成矩陣形式，使得相鄰的SiC層20相互接觸。從而，本實施例的碳化矽襯底1可以處理成具有高質量SiC層20和大直徑的襯底。利用這種碳化矽襯底1能使半導體器件的製造工藝更有效率。另外，參考圖8，相鄰SiC層20中的每個具有與SiC層20的主表面20A基本垂直的端表面20B。通過這種方式，可以容易地製造本實施例的碳化矽襯底1。應該注意，第三實施例中的碳化矽襯底1可以用與第一實施例或第二實施例中的碳化矽襯底相似的方式來製造，如下所述。也就是說，在第一實施例的步驟 (S30)中，當從平面圖看時，並排設置均具有與其主表面20A基本垂直的端表面20B的多個SiC襯底20。可替選地，在第二實施例的步驟(S50)中，均具有與其主表面20A基本垂直的端表面20B的多個SiC襯底20通過第一加熱器81保持且並排設置在其上。(第四實施例)下面描述本發明的又一實施例，即，第四實施例。參考圖9，第四實施例中的碳化矽襯底1具有與第一實施例中的碳化矽襯底1基本相同的結構，並提供了基本相同的效果。 然而，第四實施例中的碳化矽襯底1與第一實施例中的碳化矽襯底的不同在於，用作中間層的非晶SiC層提供在基底層10和SiC層20之間。也就是說，在第四實施例的碳化矽襯底1中，非晶SiC層40設置在基底層10和SiC 層20之間作為由非晶SiC製成的中間層。然後，基底層10和SiC層20通過該非晶SiC層 40彼此連接。由此現有的非晶SiC層40便於提供其中具有不同雜質濃度的基底層10和 SiC層20彼此堆疊的碳化矽襯底1。下面描述了第四實施例中的碳化矽襯底1的製造方法。參考圖10，在第四實施例的碳化矽襯底1的製造方法中，以與第一實施例中相同的方式來執行襯底準備步驟作為步驟(SlO)，以準備基底襯底10和SiC襯底20。接下來，執行Si層形成步驟作為步驟(S11)。在該步驟(Sll)中，例如，在步驟 (SlO)中準備的基底襯底10的一個主表面上形成具有大約IOOnm厚度的Si層。例如，該 Si層可以利用濺射法形成。接下來，執行堆疊步驟作為步驟(S30)。在該步驟(S30)中，在步驟(Sll)中形成的Si層上放置在步驟(SlO)中準備的SiC襯底20。通過這種方式，獲得了其中SiC襯底 20提供在基底襯底10上方且Si層夾在它們之間的堆疊襯底。接下來，執行加熱步驟，作為步驟(S70)。在該步驟(S70)中，例如，在IXlO3Pa的壓力下在氫氣體和丙烷氣體的混合氣體氣氛中，在大約1500°C下加熱在步驟(S30)中準備的堆疊襯底3小時。從而，作為主要從基底襯底10和SiC襯底20擴散的結果，Si層提供有碳，由此形成了如圖9中所示的非晶SiC層40。從而，可以容易地製造第四實施例的碳化矽襯底1，其中具有不同雜質濃度的基底層10和SiC層20通過非晶SiC層40彼此連接。(第五實施例)下面描述本發明的又一實施例，S卩，第五實施例。參考圖11，第五實施例中的碳化矽襯底1具有與第一實施例中的碳化矽襯底1基本相同的結構，並提供了基本相同的效果。 然而，第五實施例中的碳化矽襯底1與第一實施例中的碳化矽襯底1的不同在於，歐姆接觸層50作為中間層形成在基底層10和SiC層20之間。也就是說，在第五實施例的碳化矽襯底1中，通過對至少一部分金屬層進行矽化所獲得的歐姆接觸層50被設置為基底層10和SiC層20之間的中間層。基底層10和SiC 層20通過該歐姆接觸層50彼此連接。由此現有的歐姆接觸層50便於提供其中具有不同雜質濃度的基底層10和SiC層20彼此堆疊的碳化矽襯底1。下面描述了用於第五實施例中的碳化矽襯底1的製造方法。參考圖12，在第五實施例的碳化矽襯底1的製造方法中，以與第一實施例中相同的方式來執行襯底準備步驟作為步驟(SlO)，以準備基底襯底10和SiC襯底20。接下來，執行金屬層形成步驟作為步驟(Si》。在該步驟(Si》中，例如，通過在步驟(SlO)中準備的基底襯底10的一個主表面上沉積金屬來形成金屬層。例如，該金屬層包含通過加熱而形成矽化物的金屬，例如，包含鎳、鉬、鈦、鋁和鎢中的至少一種。接下來，執行堆疊步驟作為步驟(S30)。在該步驟(S30)中，在步驟(S12)中形成的金屬層上放置在步驟(SlO)中準備的SiC襯底20。通過這種方式，獲得了其中SiC襯底 20提供在基底襯底10上方並且金屬層夾在它們之間的堆疊襯底。接下來，執行加熱步驟，作為步驟(S70)。在該步驟(S70)中，例如，在諸如氬的惰性氣體氣氛中將在步驟(S30)中製造的堆疊襯底加熱到大約1000°C。通過這種方式，至少部分金屬層(與基底襯底10接觸的區域和與SiC襯底接觸的區域)被矽化而形成歐姆接觸層50。從而，可以容易地製造第五實施例的碳化矽襯底1，其中具有不同雜質濃度的基底層10和SiC層20通過歐姆接觸層50彼此連接。應該注意，第四和第五實施例的每一個示出了，採用非晶SiC層40和歐姆接觸層 50中的每一個作為中間層，但該中間層不限於此。代替這些，例如，可以採用碳粘合劑。應該注意，在碳化矽襯底1中，構成SiC層20的碳化矽的晶體結構優選為六方晶系，更優選，4H-SiC。另外，基底層10和SiC層20 (以及在提供多個SiC層20的情況下的相鄰SiC層20)優選由具有相同晶體結構的碳化矽單晶製成。通過這種方式，對於基底層 10和SiC層20通過採用相同晶體結構的碳化矽單晶，例如熱膨脹係數的物理性質在它們之間變得相同，由此在碳化矽襯底1的製造工藝和利用碳化矽襯底1的半導體器件的製造工藝中防止了碳化矽襯底1的翹曲、基底層10和SiC層20的分離或SiC層20的分離。另外，分別構成SiC層20和基底層10 (以及在提供多個SiC層20的情況下的相鄰SiC層20)的碳化矽單晶優選具有形成小於Γ、更優選小於0.1°的角的C軸。另外， 優選的是其各個氮化矽單晶的c面在該平面中沒有彼此旋轉。另外，基底層(基底襯底)10優選具有2英寸或更大、更優選6英寸或更大的直徑。 此外，碳化矽襯底1優選具有不小於200 μ m且不大於1000 μ m、更優選不小於300 μ m且不大於700 μ m的厚度。另外，SiC層20優選具有50m Ω cm或更小、更優選20m Ω cm或更小的
電阻率。(第六實施例)作為第六實施例，下面描述了利用本發明的上述碳化矽襯底製造的一個示例性半導體器件。參考圖13，根據本發明的半導體器件101是垂直型的DiM0SFET(雙注入 M0SFET)，並具有襯底102、緩衝層121、擊穿電壓保持層122、ρ區123、η+區124、p.區125、 氧化物膜126、源電極111、上源電極127、柵電極110以及形成在襯底102的背側表面上的漏電極112。具體地，由碳化矽製成的緩衝層121形成在由η型導電性的碳化矽製成的襯底102的前側表面上。作為襯底102，採用本發明的碳化矽襯底，包含在第一至第五實施例中描述的碳化矽襯底1。在採用第一至第五實施例中的每個中的碳化矽襯底1的情況下， 緩衝層121形成在碳化矽襯底1的SiC層20上。緩衝層121具有η型導電性，且具有例如 0.5μπι的厚度。另外，緩衝層121中具有η型導電性的雜質具有例如5Χ IO17CnT3的濃度。 形成在該緩衝層121上的是擊穿電壓保持層122。該擊穿電壓保持層122由η型導電性的碳化矽製成，並且具有例如10 μ m的厚度。另外，擊穿電壓保持層122包括例如5X IO15CnT3 濃度的η型導電性的雜質。擊穿電壓保持層122具有其中ρ型導電性的ρ區123之間形成有空間的表面。在 P區123中的每個中，在P區123的表面層處形成η+區124。另外，在與η+區IM相鄰的位置處，形成P+區125。形成氧化物膜126，以在一個ρ區123中的n+區124、ρ區123、擊穿電壓保持層122在兩個ρ區123之間的暴露部分、另一個ρ區123和另一個ρ區123中的 η+區124上延伸。在氧化物膜126上，形成柵電極110。另外，源電極111形成在η+區IM 和P+區125上。在該源電極111上，形成上源電極127。此外，漏電極112形成在襯底102 的背側表面上，即，與在其上形成有緩衝層121的前側表面相反的表面。本實施例中的半導體器件101，採用本發明的諸如在第一至第五實施例中的每個中描述的碳化矽襯底1的碳化矽襯底作為襯底102。也就是說，半導體器件101包括用作碳化矽襯底的襯底102 ；都用作外延生長層的、形成在襯底102上及上方的緩衝層121和擊穿電壓保持層122，以及形成在擊穿電壓保持層122上的源電極111。襯底102是本發明的碳化矽襯底，諸如碳化矽襯底1。這裡，如上所述，在本發明的碳化矽襯底中，在其厚度方向上減小電阻率，同時抑制了由於熱處理導致的層錯。因此，半導體器件101在緩衝層121和擊穿電壓保持層122中具有減小的導通電阻和良好的結晶度，緩衝層121和擊穿電壓保持層122中的每一個在襯底上面/上方形成為外延層。參考圖14-圖18，下面描述用於製造圖13中所示的半導體器件101的方法。參考圖14，首先，執行襯底準備步驟(SllO)。這裡準備的例如是襯底102，其由碳化矽製成且具有與(03-38)面相對應其的主表面(參見圖1 。準備本發明的碳化矽襯底，包含根據第一至第五實施例中描述的製造方法中的每一個而製造的碳化矽襯底1，作為襯底102。可以採用具有η型導電性和具有0. 02 Ω cm的襯底電阻的襯底，作為襯底102(參見圖15)。接下來，如圖14所示，執行外延層形成步驟(S120)。具體地，在襯底102的前側表面上形成緩衝層121。緩衝層121形成在用作襯底102的碳化矽襯底1的SiC層20 (參見圖1、圖8、圖9和圖11)上。形成由η型導電性的碳化矽製成的且具有例如0.5μπι厚度的外延層，作為緩衝層121。緩衝層121具有濃度例如為5Χ IO17CnT3的導電雜質。然後，如圖 15所示，在該緩衝層121上，形成擊穿電壓保持層122。利用外延生長法來形成由η型導電性的碳化矽製成的層，作為擊穿電壓保持層122。擊穿電壓保持層122可以具有例如10 μ m 的厚度。另外，擊穿電壓保持層122包括濃度例如為5X IO15CnT3的η型導電性的雜質。接下來，如圖14所示，執行注入步驟(S 130)。具體地，利用通過光刻和蝕刻形成的氧化物膜作為掩模，將P型導電性的雜質注入到擊穿電壓保持層122中，由此形成P區 123，如圖16所示。另外，在去除如此使用的氧化物膜之後，通過光刻和蝕刻形成具有新圖案的氧化物膜。利用該氧化物膜作為掩模，將η型導電性的導電雜質注入到預定區域中，以形成η+區124。以類似的方式，注入ρ型導電性的導電雜質，以形成ρ+區125。結果，獲得了圖16所示的結構。在這種注入步驟之後，執行活化退火處理。例如，可以在使用氬氣作為氣氛氣體、 加熱溫度設定在1700°C以及加熱時間設定在30分鐘的條件下執行該活化退火處理。接下來，如圖14所示，執行柵極絕緣膜形成步驟(S140)。具體地，如圖17所示，形成氧化物膜126以覆蓋擊穿電壓保持層122、p區123、n+區124和ρ+區125。例如，可以執行幹法氧化(熱氧化)，作為形成氧化物膜126的條件。可以在加熱溫度設定在1200°C以及加熱時間設定在30分鐘的條件下執行幹法氧化。之後，如圖14所示，執行氮退火步驟(S150)。具體地，在一氧化氮(NO)的氣氛氣體中執行退火處理。用於該退火處理的溫度條件例如為如下加熱溫度為1100°C以及加熱時間為120分鐘。結果，在氧化物膜1 和設置在氧化物膜1 下方的擊穿電壓保持層122、 P區123、n+區124和p+區125中的每一個之間的界面附近，引入了氮原子。另外，在利用一氧化氮的氣氛氣體的退火步驟之後，可以利用作為惰性氣體的氬(Ar)氣體來執行另外的退火。具體地，使用氬氣的氣氛氣體，可以在加熱溫度設定在1100°C以及加熱時間設定為 60分鐘的條件下執行該另外的退火。接下來，如圖14所示，執行電極形成步驟(S160)。具體地，利用光刻法在氧化物膜 1 上形成具有圖案的抗蝕劑膜。利用該抗蝕劑膜作為掩模，通過蝕刻來去除氧化物膜1 的在η+區IM和P+區125上方的部分。其後，在該抗蝕劑膜上以及在與η+區IM和ρ+區 125接觸的氧化物膜126的開口中形成諸如金屬的導體膜。之後，去除該抗蝕劑膜，由此去除位於抗蝕劑膜上的導體膜的部分(剝離)。這裡，例如，可以使用鎳(Ni)作為該導體。結果，如圖18所示，可以獲得源電極111和漏電極112。應該注意，在這種情況下，優選執行用於合金化的熱處理。具體地，利用作為惰性氣體的氬(Ar)氣體的氣氛氣體，加熱溫度設定為950°C以及加熱時間設定為2分鐘，來進行該熱處理(合金化處理)。其後，在源電極111上，形成上源電極127(參見圖13)。另外，在氧化物膜1 上形成柵電極110(參見圖13)。通過這種方式，可以獲得圖13中示出的半導體器件101。也就是說，通過在碳化矽襯底1的SiC層20上/上方形成外延層和電極來製造半導體器件 101。應該注意，在第六實施例中，雖然已說明了垂直型MOSFET為利用本發明的碳化矽襯底製造的一個示例性半導體器件，但是可以製造的半導體器件不限於此。例如，利用本發明的碳化矽襯底可以製造各種類型的半導體器件，諸如JFET(結型場效應電晶體)、 IGBT(絕緣柵雙極電晶體)和肖特基勢壘二極體。另外，第六實施例已說明了通過在具有與(03-38)面相對應的其主表面的碳化矽襯底上，形成用作有源層的外延層來製造半導體器件的情形。然而，可以適用於該主表面的晶面並不限於此，並且適合於使用目的且包括 (0001)面的任何晶面能夠適於該主表面。實例(實例1)下面描述了根據本發明的實例1。進行了試驗以檢驗本發明的碳化矽襯底中的導通電阻以及是否存在層錯。以下述方式進行該試驗。首先，準備了基底襯底和SiC襯底，每個都由4H_SiC製成且具有對應於(0001) 面的主表面。基底襯底被設定為具有1 X IO20Cm-3的雜質濃度，且SiC襯底被設定為具有 IXlO19Cm-3的雜質濃度。另外，基底襯底和SiC襯底中的每個被設定為包含氮作為它的雜質，並且被設定為具有200 μ m的厚度。然後，利用與第一實施例中的方法相同的方法使基底襯底和SiC襯底彼此連接，由此獲得了其中SiC層形成在基底層上的碳化矽襯底(實例 A)。另一方面，為了比較的目的，準備了與上述SiC襯底相類似配置的且具有400 μ m厚度的襯底(比較例A)。另外，還準備了與基底襯底相類似配置的且具有400μπι厚度的襯底 (比較例B)。然後，為實例和比較例中的每一個測量了導通電阻。以下述方式進行了導通電阻的測量。首先，拋光了實例A的SiC層的主表面和對應於(0001)面的比較例Α、Β的主表面。然後，在實例A的基底襯底側(背表面側)的主表面上形成歐姆電極，並且在對應於(000-1)面的比較例A、B中的每個的主表面上形成歐姆電極。之後，在實例A的SiC層的拋光主表面上形成肖特基電極，並且在比較例A、B中的每個中，對應於(0001)面的主表面上形成肖特基電極。通過這種方式，製造肖特基二極體用於評估導通電阻。之後，它們通過切片形成為晶片，被安裝在封裝中，並在肖特基二極體的正向特性中進行了測量。然後，基於在其飽和區中的每個中的斜率，測量了導通電阻。另外， 襯底中的每個被保持在1150°C下進行幹法氧化90分鐘。然後，檢驗在其中是否存在層錯。 應該注意，在實例A的基底層中沒有檢查是否存在或不存在層錯。試驗結果示於表1中。
[表 1]
權利要求
1.一種碳化矽襯底(1)，包括:基底層(10)，所述基底層(10)由碳化矽製成；以及SiC層(20)，所述SiC層00)由單晶碳化矽製成並且設置在所述基底層(10)上，所述基底層(10)具有大於2 X IO19cnT3的雜質濃度，所述SiC層00)具有大於5X IO18CnT3且小於2X IO19CnT3的雜質濃度。
2.根據權利要求1所述的碳化矽襯底(1)，進一步包括在所述SiC層00)上形成的並且由單晶碳化矽製成的外延生長層(30)，其中，所述外延生長層(30)具有的層錯密度比所述基底層(10)的層錯密度小。
3.根據權利要求1所述的碳化矽襯底(1)，其中，所述基底層(10)中包含的雜質與所述SiC層00)中包含的雜質不同。
4.根據權利要求1所述的碳化矽襯底(1)，其中 所述基底層(10)中包含的雜質為氮或磷，並且， 所述SiC層00)中包含的雜質為氮或磷。
5.根據權利要求1所述的碳化矽襯底(1)，其中， 當從平面圖看時，並排設置有多個所述SiC層00)。
6.根據權利要求1所述的碳化矽襯底(1)，其中 所述基底層(10)由單晶碳化矽製成，並且，所述SiC層00)的X射線搖擺曲線的半寬比所述基底層(10)的X射線搖擺曲線的半寬小。
7.根據權利要求1所述的碳化矽襯底(1)，其中 所述基底層(10)由單晶碳化矽製成，並且，所述SiC層00)具有的微管密度比所述基底層(10)的微管密度低。
8.根據權利要求1所述的碳化矽襯底(1)，其中 所述基底層(10)由單晶碳化矽製成，以及，所述SiC層00)具有的位錯密度比所述基底層(10)的位錯密度低。
9.根據權利要求1所述的碳化矽襯底(1)，其中，所述基底層(10)包括單晶層(IOB)，該單晶層(IOB)由單晶碳化矽製成並且包含面向所述SiC層(20)的主表面(IOA)。
10.根據權利要求9所述的碳化矽襯底(1)，其中，所述SiC層00)的X射線搖擺曲線的半寬比所述單晶層(IOB)的X射線搖擺曲線的半寬小。
11.根據權利要求9所述的碳化矽襯底(1)，其中，所述SiC層00)具有的微管密度比所述單晶層(IOB)的微管密度低。
12.根據權利要求9所述的碳化矽襯底(1)，其中，所述SiC層00)具有的位錯密度比所述單晶層(IOB)的位錯密度低。
13.根據權利要求1所述的碳化矽襯底(1)，其中，所述SiC層00)具有主表面O0A)，所述主表面(20A)與所述基底層(10)相反並且相對於10001}面具有不小於50°且不大於65°的偏離角。
14.根據權利要求13所述的碳化矽襯底(1)，其中，與所述基底層(10)相反的主表面(20A)具有相對於方向形成5°或更小的角度的偏離取向。
15.根據權利要求14所述的碳化矽襯底(1)，其中，與所述基底層(10)相反的主表面(20A)具有相對於方向上的{03-38}面不小於-3°且不大於5°的偏離角。
16.根據權利要求13所述的碳化矽襯底(1)，其中，與所述基底層(10)相反的主表面(20A)具有相對於方向形成5°或更小的角度的偏離取向。
17.一種半導體器件(101)，包括 碳化矽襯底(102)；外延生長層(122)，所述外延生長層(12 形成在所述碳化矽襯底(10 上；以及， 電極(111)，所述電極(111)形成在所述外延生長層(12 上/上方， 所述碳化矽襯底(10 是權利要求1所述的碳化矽襯底(1)。
全文摘要
一種能減小其厚度方向上的電阻率的同時抑制由於熱處理產生的層錯的碳化矽襯底(1)，包括基底層(10)，其由碳化矽製成；以及SiC層(20)，其由單晶碳化矽製成的並且設置在基底層(10)的一個主表面(10A)上。基底層(10)具有大於2×1019cm-3的雜質濃度。另外，SiC層(20)具有大於5×1018cm-3且小於2×1019cm-3的雜質濃度。
文檔編號H01L29/12GK102422388SQ201080020519
公開日2012年4月18日 申請日期2010年4月27日 優先權日2009年5月11日
發明者佐佐木信, 原田真, 並川靖生, 藤原伸介, 西口太郎 申請人:住友電氣工業株式會社