功率用半導體器件的製作方法

2023-05-01 09:23:51

專利名稱：功率用半導體器件的製作方法
技術領域：
本發明的實施方式涉及一種功率用半導體裝置。
背景技術：
涉及含有MOSFET(MetalOxide Silicon Field Effect Transistor :金屬氧化物半導體場效應電晶體)的功率用半導體裝置的利用，除大電流、高耐壓的開關電源市場之外，近年來，在筆記本式PC等移動通信設備的節能用開關市場中也急劇增加。功率用半導體裝置使用於電源管理電路、鋰離子電池的安全電路等。因此，功率用半導體裝置設計為實現通過電池電壓能夠直接驅動的低電壓驅動化、低導通電阻化、以及柵極漏極間電容降低寸。例如，與溝槽柵(trench gate)結構的η溝道MOSFET的低導通電阻化相對，縮小溝槽間距的技術是已知的。在縮小了溝槽間距的MOSFET中，連接到源電極的η+型源極層及P+型接觸層中的P+型接觸層難以確保足夠的用於連接的接觸面積。因此，難以將連接到ρ+型接觸層的ρ型基極層的電位固定到源極電位，發生半導體裝置的雪崩耐受量低下的問題。例如，感應性負荷的開關動作關閉時，當由感應電動勢的影響引起的浪湧電壓 (surge voltage)超過了 MOSFET的耐壓的情況下，會發生雪崩擊穿。所謂雪崩耐受量，是指抗雪崩擊穿的能力。當ρ型基極層的電位沒有完全固定到源極電位的情況下，由雪崩擊穿生成的空穴作為電流流動到源電極時，會通過η+型源極層的下方。這時，在源電極和ρ型基極層之間產生電位差，寄生在MOSFET的ηρη雙極型電晶體會導通。其結果，該電流集中，MOSFET變得易於被破壞。

發明內容
根據一實施例，半導體裝置具有包含縱式MOSFET的元件部；以及與所述元件部鄰接的二極體部；該縱式MOSFET包括第一導電型的第一半導體層；第一導電型的第二半導體層，與在所述第一半導體層的第一主面上形成的所述第一半導體層相比雜質濃度低； 第二導電型的第三半導體層，在所述第二半導體層的表面上形成；第一導電型的第四半導體層，在所述第三半導體層的表面上選擇性地形成；第二導電型的第五半導體層，在所述第三半導體層的表面上選擇性地形成；絕緣膜，覆蓋從所述第四半導體層或第五半導體層的表面起貫穿所述第三半導體層直到所述第二半導體層的多個溝槽的內表面，鄰接的所述溝槽以第一間隔設置；第一埋入導電層，隔著所述絕緣膜被埋入到所述溝槽內的底部；第二埋入導電層，隔著所述絕緣膜被埋入到所述溝槽內的所述第一埋入導電層上部；層間絕緣膜，在所述第二埋入導電層上形成；第一主電極，在與所述第一主面相反一側的所述第一半導體層的第二主面上形成並且電連接到所述第一半導體層；以及第二主電極，在所述第四及第五半導體層以及所述層間絕緣膜上形成並且電連接到所述第四及第五半導體層；該二極體部包括所述第一半導體層至所述第三半導體層、所述第五半導體層、覆蓋所述多個溝槽的內表面的所述絕緣膜、所述第一埋入導電層及第二埋入導電層、所述層間絕緣膜以及所述第一主電極及所述第二主電極，鄰接的所述溝槽以比所述第一間隔大的第二間隔設置。本實施例提供抑制步驟的增加並且能夠提高雪崩耐受量的半導體裝置。


圖1是示意性地表示第一實施方式涉及的半導體裝置的結構的圖，(a)是俯視圖， (b)是剖視圖。圖2是說明第一實施方式涉及的半導體裝置的結構的模式圖。圖3是示意性地表示第二實施方式涉及的半導體裝置的結構的剖視圖。圖4是示意性地表示第二實施方式的變形例涉及的半導體裝置的結構的剖視圖。
具體實施例方式以下，參照附圖對本發明的實施方式進行說明。在各圖中，對於同一構成要素標註同一標號。另外，在半導體裝置中，設源電極側為上側，設漏電極側為下側。(第一實施方式)參照圖1及圖2對本發明的實施方式涉及的半導體裝置進行說明。圖1 (a)表示除去圖1 (b)所示的上端(紙面上部)兩層後的狀態的俯視圖，圖1 (b)是沿著圖1 (a)所示的A-A線的剖視圖。如圖1所示，半導體裝置1具有元件部，含有具有η溝道型的縱式MOSFET的區域；以及二極體部，與元件部相鄰，含有具有二極體的區域。在圖1中，紙面左側是元件部， 與元件部相連紙面右側是二極體部。元件部具有η+型半導體基板11，該η+型半導體基板11例如含有單晶矽，並作為第一導電型的第一半導體層。在η+型半導體基板11的第一主面(上表面)上具有η-型漂移層12，該η-型漂移層12與η+型半導體基板11相比雜質濃度低，並作為外延生長出的第一導電型的第二半導體層。在η-型漂移層12的表面，選擇性地具有ρ-型基極層13， 該P-型基極層13例如作為注入了 ρ型雜質後的第二導電型的第三半導體層。在P-型基極層13的表面，選擇性地具有η+型源極層14，該η+型源極層14作為注入了 η型雜質後的第一導電型的第四半導體層，以及在P-型基極層13的表面，選擇性地具有ρ+型接觸層 15，該ρ+型接觸層15作為注入了 ρ型雜質後的第二導電型的第五半導體層。如圖1(a)所示，η+型源極層14和ρ+型接觸層15以在與Α-Α線垂直的方向上交替出現的方式排列。為了儘量降低半導體裝置1的導通電阻，俯視圖上的η+型源極層14 的面積比P+型接觸層15的面積大。如圖1所示，元件部設置了從η+型源極層14或ρ+型接觸層15的表面起貫穿ρ-型基極層13直到η-型漂移層12的多個溝槽16。溝槽16沿著A-A線以成為設計規則的最小尺寸的一定的開口寬度以及反覆間隔(間距31)排列。溝槽16在沿著溝槽16的並列方向 (A-A線)的剖面上為U字形，在俯視時在與A-A線垂直的方向較長地延伸。在溝槽16的內表面設置了例如含有矽氧化膜的絕緣膜17。隔著絕緣膜17在溝槽 16內的底部，即η-型漂移層12側設置有源極埋入電極18，該源極埋入電極18例如作為含有導電性多晶矽的第一埋入導電部件。另外，隔著絕緣膜17在溝槽16內的源極埋入電極18的上部，即η+型源極層14 或P+型接觸層15側，埋入了柵電極19，該柵電極19例如作為含有導電性的多晶矽的第二埋入導電部件。至少從相當於P-型基極層13的底面的位置達到相當於ρ-型基極層13的上表面的位置。由此，柵電極19能夠在溝槽16側面的ρ-型基極層13上形成溝道。源極埋入電極18和柵電極19通過絕緣膜17而分離。由於源極埋入電極18的寬度(沿著A-A 線的方向的尺寸)比柵電極19的寬度小，所以源極埋入電極18側面的絕緣膜17設置得比柵電極19側面的絕緣膜17厚。另外，也可以使源極埋入電極18的寬度和柵電極19的寬度相同。在柵電極19上，與絕緣膜17相連地設置著例如矽氧化膜的層間絕緣膜20。柵電極19由絕緣膜17及層間絕緣膜20圍繞著。在η+型半導體基板11的與第一主面相反一側的第二主面(下表面)上，設置著電連接的、例如作為含有金屬的第一主電極的漏電極21。設置著源電極22，該源電極22在 η+型源極層14、ρ+型接觸層15以及層間絕緣膜20上形成，電連接到η+型源極層14以及 P+型接觸層15，例如作為含有金屬的第二主電極。二極體部具有η+型半導體基板11、η-型漂移層12、ρ-型基極層13以及ρ+型接觸層15這四層。二極體部成為將ρ+型接觸層15設置到ρ-型基極層13上的結構，沒有存在於元件部的η+型源極層14。此四層是元件部中的對應的四層分別連續地延長的層。因此，使用與元件部共通的名稱。對於後述的其它的構成要素，在從元件部起連續地延長或以相同步驟形成的情況下，也使用與元件部共通或類似的名稱。其結果，在二極體部，構成要素的名稱有時未必表示功能。另外，在元件部和二極體部的邊界部，溝槽16以及其中的構成要素被共有。二極體部的溝槽16具有與元件部的溝槽16相同的形狀，溝槽16中的絕緣膜17、 源極埋入電極部件18a以及柵電極部件19a分別與元件部的溝槽16中的絕緣膜17、源極埋入電極18以及柵電極19相對應，具有相同的結構。二極體部的溝槽16的間距32比元件部的溝槽16的間距31大。二極體部的溝槽 16的間距32如後述那樣，以元件部的溝槽16的間距31為基準，由二極體的耐壓決定。二極體部的源電極22成為陽極，漏電極21成為陰極。源電極22省略了圖示，與源極埋入電極18以及源極埋入電極部件18a連接。另外，如上述那樣，在元件部，源電極22以相對較大的面積與η+型源極層14具有低阻抗地接觸，另一方面，以相對較小的面積與P+型接觸層15具有低阻抗地接觸。在二極體部，源電極22與ρ+型接觸層15具有低阻抗地接觸。柵電極19以及柵電極部件19a省略了圖示， 和設置在半導體裝置1的表面的外部連接用的柵電極連接。接下來，對元件部的間距31和二極體部的間距32之間的關係進行說明。元件部提高MOSFET的溝道的密度，來實現低導通電阻化。為了提高溝道密度，以設計規則的最小尺寸設置溝道。即，在溝槽結構的縱式MOSFET中，因為溝道在溝槽的側面形成，所以溝道的高密度化等同於提高溝槽的密度。溝槽的開口寬度以及反覆間隔(間距)基於設計規則的最小尺寸而設計。在圖2中，以溝槽16的間距為橫軸，以耐壓為縱軸，示出了在溝槽16內具有含有源極埋入電極18及柵電極19的兩段電極結構的元件部的溝槽16的間距和耐壓之間的關係。以設計規則的最小尺寸決定元件部的溝槽16的間距31，接著，依據此間距31，決定耐壓變為最大的溝槽16周邊的η-型漂移層12等的半導體層的膜厚以及雜質濃度等。其結果，如圖2所示，通過元件部的溝槽16的間距31，耐壓變為最大。如果變更溝槽16的間距則耐壓減少，但因為元件部的溝槽16的間距31是設計規則的最小尺寸，所以二極體部的溝槽16的間距只能朝較大一方變更。而且，在超過半導體裝置1所要求的耐壓的標準值的範圍內，決定具有在元件部之前開始雪崩擊穿的電壓的二極體部的耐壓。此時的溝槽16的間距變為間距32。例如，如朝向下方的箭頭那樣，二極體部的耐壓設定得比元件部的耐壓低IV 數V。在半導體裝置1中，並不限定二極體部相對於元件部的平面分布。例如，在俯視時，二極體部可以位於半導體裝置1的中央部、周邊部、它們的中間部，也能夠分布在多個地方。二極體部可將間距32設定為最小限度的寬度，也可以設定為多個連續的寬度。俯視的二極體部的分布面積可以根據需要決定。接下來，對半導體裝置1的製造步驟進行說明。在η+型半導體基板11上外延生長η-型漂移層12時，在元件部和二極體部之間，製造步驟沒有不同的地方。在η-型漂移層12上通過離子注入法來形成ρ-型基極層13時，在元件部和二極體部之間，製造步驟沒有不同的地方。通過離子注入法形成η+型源極層14及ρ+型接觸層15時，俯視的分布不同。即，雖然在二極體部形成P+型接觸層15，但是由於與元件部的ρ+型接觸層15同時形成，所以能夠通過掩摸圖案的變更來對應，在元件部和二極體部之間，製造步驟沒有不同的地方。溝槽16及溝槽16內的結構在元件部和二極體部中是相同的，溝槽16的間距31、 32不同。由於能夠通過掩摸圖案的變更來對應間距31、32的差異，因此，在元件部和二極體部之間，製造步驟沒有不同的地方。同樣地，層間絕緣膜20的間距的差異能夠通過掩摸圖案的變更來對應。以後的漏電極21及源電極22等的製造步驟，因為在俯視的分布上沒有差異，所以在元件部和二極體部之間，沒有不同的地方。對於元件部和二極體部，雖然由於俯視的圖案不同需要變更掩摸圖案，但是因為在剖面方向即在深度方向的圖案相同，所以即使追加二極體部，也能夠不追加元件部的製造步驟之外的額外的製造步驟而製造半導體裝置1。接下來，對半導體裝置1的感應性負荷的開關動作關閉時的動作進行說明。如上所述，二極體部的溝槽16的間距32形成得比元件部的溝槽16的間距31大。 因為在兩個部分中，溝槽16是相同的尺寸，所以鄰接的溝槽16之間的距離在二極體部變得更大。其結果，二極體部的η-型漂移層12由於比元件部的η-型漂移層12難以耗盡化，因此耐壓降低，雪崩擊穿開始的電壓降低。如果在漏電極21和源電極22之間施加超過耐壓的電壓，則在元件部發生故障之前，在耐壓低的二極體部發生雪崩擊穿。雪崩擊穿時，電流的大部分流入到二極體部。因為在元件部電流幾乎不流動，所以寄生npn雙極型電晶體變得難以導通。在不能獲得ρ+型接觸層15和源電極22之間的較大的接觸面積的情況下，由於抑制了寄生npn雙極型電晶體的導通，因此抑制了破壞，能夠增大雪崩耐受量。另外，半導體裝置1在元件部的開關動作接通時，能夠使導通電阻比較低。在元件部的溝槽16內具有含有源極埋入電極18及柵電極19的兩段電極結構。耗盡層從P-型基極層13及兩側的溝槽16側延伸，而且，間距31窄，所以η-型漂移層12變得易於耗盡化。 因此，漏電極21和源電極22之間的耐壓變高。其結果，溝槽內的電極與具有通常結構(一段電極結構)的半導體裝置相比，η-型漂移層12能夠提高雜質濃度，能夠使導通電阻更低。(第二實施方式)參照圖3對本發明的實施方式涉及的半導體裝置進行說明。圖3是與圖1(b)對應的剖視圖。相對於第一實施方式的半導體裝置1，不同的是在溝槽內以底部設置寬度較窄的階梯結構的柵電極。另外，對與第一實施方式相同的構成部分標註相同的標號，並省略其說明。如圖3所示，半導體裝置2在元件部設置有柵電極25，該柵電極25隔著溝槽16內表面的絕緣膜17從溝槽16上部到底部，並且例如含有導電性的多晶矽。在二極體部，與柵電極25同樣地，設置有柵電極部件25a。半導體裝置2的其它的結構與第一實施方式的半導體裝置1相同。柵電極25在上端側在溝槽16的並列方向上的寬度較寬，在下端側在溝槽16的並列方向上的寬度較窄。上端側的寬度較寬的柵電極25為了能夠在溝槽16的側面的ρ-型基極層13上形成溝道，至少從與ρ-型基極層13的底面相當的位置到達與ρ-型基極層13 的上表面相當的位置。下端側的柵電極25在溝槽16的並列方向上的寬度幾乎均等地狹窄並以與上端側的柵電極25成為一體的方式連續。溝槽16的內側側面的絕緣膜17的厚度， 在上端側較薄，在下端側較厚。在上端側寬度較寬且在底部側寬度較窄的階梯結構的柵電極25，和含有第一實施方式的源極埋入電極18及柵電極19的兩段電極結構同樣地，在溝槽的間距31耐壓變為最大(參照圖2)。二極體部的柵電極部件2 和元件部的柵電極25在加工誤差以內是相同的尺寸。溝槽16內的結構，元件部和二極體部基本相同，僅溝槽16的間距不同。因此，和第一實施方式同樣地，在製造步驟上，元件部和二極體部沒有不同的地方。半導體裝置2和半導體裝置1相比，柵電極25延伸到比η-型漂移層12的更深的位置，在沿著溝槽16的η-型漂移層12內，能夠形成電荷積蓄層。其結果，能夠確保更低的導通電阻。除此之外，半導體裝置2同樣具有半導體裝置1所具有的效果。接下來，參照圖4對第二實施方式的變形例涉及的半導體裝置進行說明。第二實施方式的半導體裝置2中是具有階梯結構的一體型的柵電極25，與之相對，如圖4所示，變形例的半導體裝置3具有在階梯部分離並成為寬度較寬的上端側的柵電極36和寬度較窄的底部柵電極35的兩段電極結構。柵電極36和底部柵電極35為了成為相同電位，一起連接到設置在表面的柵電極(圖示略)。另外，分別與柵電極36和底部柵電極35相對應的二極體部的柵電極36a和底部柵電極3 —起連接到設置在表面的柵電極。第二實施方式的變形例的半導體裝置3也可以考慮第一實施方式的半導體裝置1的變形例。即，代替在半導體裝置1中將源極埋入電極18連接到源電極22，通過將源極埋入電極18連接到設置在表面的柵電極來形成。半導體裝置3同樣具有半導體裝置2具有的效果。在本實施例中，示出了使用矽氧化膜作為溝槽內的絕緣膜的例子，但為了謀求耐壓、導通電阻等性能的進一步提高，可以將絕緣膜變更為比矽氧化膜的介電常數高的膜或低的膜。另外，介電常數高的膜或低的膜，並不限於溝槽內的整個膜的替換，也可以部分替換。另外，在實施例中示出了半導體層含有矽的例子，但也可以是SiC類、GaN類等的化合物半導體。另外，示出了 η溝道的MOSFET的例子，但也可以是ρ溝道。說明書中的實施方式僅用於對本發明進行說明，其並不對本發明的保護範圍起到限定作用。本發明的保護範圍僅由權利要求限定，在本發明公開的實施方式的基礎上所做的任何省略、替換或修改將落入本發明的保護範圍。
權利要求
1.一種功率用半導體器件，具有 包含縱式MOSFET的元件部；以及與所述元件部鄰接的二極體部， 該縱式MOSFET的元件部包括 第一導電型的第一半導體層；第一導電型的第二半導體層，與在所述第一半導體層的第一主面上形成的所述第一半導體層相比，雜質濃度低；第二導電型的第三半導體層，在所述第二半導體層的表面上形成； 第一導電型的第四半導體層，在所述第三半導體層的表面上選擇性地形成； 第二導電型的第五半導體層，在所述第三半導體層的表面上選擇性地形成； 絕緣膜，覆蓋從所述第四半導體層或第五半導體層的表面起貫穿所述第三半導體層直到所述第二半導體層的多個溝槽的內表面，鄰接的所述溝槽以第一間隔設置； 第一埋入導電層，隔著所述絕緣膜被埋入到所述溝槽內的底部； 第二埋入導電層，隔著所述絕緣膜被埋入到所述溝槽內的所述第一埋入導電層上部； 層間絕緣膜，在所述第二埋入導電層上形成；第一主電極，在與所述第一主面相反一側的所述第一半導體層的第二主面上形成，並且電連接到所述第一半導體層；以及第二主電極，在所述第四半導體層及第五半導體層以及所述層間絕緣膜上形成並且電連接到所述第四半導體層及第五半導體層， 該二極體部包括；所述第一半導體層至所述第三半導體層、所述第五半導體層、覆蓋所述多個溝槽的內表面的所述絕緣膜、所述第一埋入導電層及第二埋入導電層、所述層間絕緣膜以及所述第一主電極及所述第二主電極，鄰接的所述溝槽以比所述第一間隔大的第二間隔設置。
2.如權利要求1記載的功率用半導體器件，其中，在所述第一埋入導電層及所述第二埋入導電層之間形成有絕緣膜。
3.如權利要求1記載的功率用半導體器件，其中，所述第一埋入導電層及所述第二埋入導電層是同電位。
4.如權利要求1記載的功率用半導體器件，其中， 所述第一埋入導電層和所述第二主電極連接。
5.如權利要求1記載的功率用半導體器件，其中， 所述第二埋入導電層是柵電極。
6.如權利要求1記載的功率用半導體器件，其中，與所述第一埋入導電層的側面相連的所述絕緣膜的第一膜厚比與所述第二埋入導電層的側面相連的所述絕緣膜的第二膜厚厚。
7.如權利要求1記載的功率用半導體器件，其中，所述第一埋入導電層的寬度比所述第二埋入導電層的寬度窄。
8.如權利要求1記載的功率用半導體器件，其中，所述第二埋入導電層和所述第一埋入導電層連接，共同作為柵電極發揮功能。
9.如權利要求1記載的功率用半導體器件，其中，在所述元件部，所述第四半導體層及所述第五半導體層在所述溝槽的長度方向上交替排列。
10.如權利要求1記載的功率用半導體器件，其中， 所述二極體部的耐壓設定得比所述元件部的耐壓低。
11.一種功率用半導體器件，具有包含縱式MOSFET的元件部；以及二極體部； 該縱式MOSFET包括 第一導電型的第一半導體層；第一導電型的第二半導體層，與在所述第一半導體層的第一主面上形成的所述第一半導體層相比，雜質濃度低；第二導電型的第三半導體層，在所述第二半導體層的表面上形成； 第一導電型的第四半導體層，在所述第三半導體層的表面上選擇性地形成； 第二導電型的第五半導體層，在所述第三半導體層的表面上選擇性地形成； 絕緣膜，覆蓋從所述第四半導體層或所述第五半導體層的表面起貫穿所述第三半導體層直到所述第二半導體層的多個溝槽的內表面，並且在與所述第二半導體層相對置的底部側的側面上的膜厚形成得比在上部側的側面上的膜厚厚，鄰接的所述溝槽以第一間隔設置；埋入導電層，隔著所述絕緣膜被埋入到所述溝槽內，並作為柵電極； 層間絕緣膜，在所述埋入導電層上形成；第一主電極，在與所述第一主面相反一側的所述第一半導體層的第二主面上形成，並且電連接到所述第一半導體層；以及第二主電極，在所述第四半導體層及所述第五半導體層的表面上以及層間絕緣膜上形成並且電連接到所述第四半導體層及所述第五半導體層， 該二極體部包括所述第一半導體層至所述第三半導體層、所述第五半導體層、覆蓋所述多個溝槽的內表面的所述絕緣膜、所述埋入導電層、所述層間絕緣膜以及所述第一主電極及所述第二主電極，鄰接的所述溝槽以比所述第一間隔大的第二間隔設置。
12.如權利要求11記載的功率用半導體器件，其中， 所述埋入導電層是柵電極。
13.如權利要求11記載的功率用半導體器件，其中，與所述絕緣膜的所述膜厚較厚的底部側的側面相連的埋入導電層的寬度比與所述絕緣膜的所述膜厚較薄的上部側的側面相連的埋入導電層的寬度寬。
14.如權利要求11記載的功率用半導體器件，其中，在所述元件部，所述第四半導體層及所述第五半導體層在所述溝槽的長度方向上交替排列。
15.如權利要求11記載的功率用半導體器件，其中， 所述二極體部的耐壓設定得比所述元件部的耐壓低。
全文摘要
本發明提供功率用半導體器件，包括包含縱式MOSFET的元件部和與元件部鄰接的二極體部，該縱式MOSFET包括第一導電型的第一半導體層；第一導電型的第二半導體層；第二導電型的第三半導體層；第一導電型的第四半導體層；第二導電型的第五半導體層；覆蓋從第四半導體層或第五半導體層的表面起貫穿第三半導體層直到第二半導體層的多個溝槽的內表面的絕緣膜；鄰接的溝槽以第一間隔設置；第一埋入導電層；第二埋入導電層；層間絕緣膜；第一主電極以及第二主電極，該二極體部包括第一半導體層至第三半導體層、第五半導體層、絕緣膜、第一埋入導電層及第二埋入導電層、層間絕緣膜以及第一主電極及第二主電極，鄰接的溝槽以第二間隔設置。
文檔編號H01L29/78GK102412262SQ20111027346
公開日2012年4月11日 申請日期2011年9月15日 優先權日2010年9月17日
發明者川口雄介 申請人:株式會社東芝