金屬氧化物半導體器件及其製造方法
2023-05-19 04:07:21
專利名稱：金屬氧化物半導體器件及其製造方法
技術領域：
本發明涉及豐導體製造技術領城，特別涉及一種金屬氧化物半導體電晶體(MS)及其製造方法。
技術背景隨著半導體製造技術的飛速發展，半導體器件為了達到更快的運算速度、 更大的數據存儲量以及更多的功能，半導體晶片朝向更高的元件密度、高集變得越來越細且長度變得較以往更短。為了避免短溝效應，目前採用輕摻雜 漏極(LDD)結構，通常稱為延伸摻雜。圖l為MOS器件輕摻雜漏極結構剖面 示意圖。如圖1所示，在半導體襯底100上形成柵極140之後，注入雜質離子170 形成輕摻雜區域121和131。對於NMOS器件而言，n型雜質離子170為磷(P+) 或砷(As);對於PMOS器件而言，p型雜質離子主要為硼(B+)。然後在柵極兩側形成側牆(offset spacer)，採用自對準工藝在形成源極 120和漏極130。在超高速大規模MOS集成電路中，為降低源/漏電極和柵極的 薄膜電阻和寄生電阻，在形成於半導體襯底上的源、漏區域和由多晶矽構成 的柵極上，形成金屬與半導體例如矽(Si)的反應生成物，即矽化物(下稱金 屬矽化物)，來獲得良好的低電阻接觸。圖2為金屬矽化物層在電晶體中的位 置示意圖。如圖2所示，在源極區120、漏極區130和柵極140上分別設置金屬 矽化物層151、 152、 153,用於降低金屬接觸與下方結構之間的表面電阻和上 層互連結構的接觸孔與電晶體各極之間的接觸電阻。從0.13微米技術節點到90納米技術節點，CMOS技術主要採用鈷矽化物 (CoSi)作為接觸層。當技術節點前推進後，器件的尺寸變得越來越小，由 於窄線寬的鈷矽化物的電阻會變得很大無法接受，而鎳矽化物的電阻隨線寬 的變化很小，所以鎳矽化物的採用是必然趨勢。從90納米工藝節點以後.開始用鎳(Ni )代替鈷形成鎳的金屬矽化物(NiSi) 作為接觸層。特別是在65nm及以下，由於鎳沒有線寬效應，具有更低的矽消 耗和較低的熱預算(thermal budget)以及更低的接觸電阻，所以65納米以下 工藝節點用鎳取代鈷。
但是，NiSi在高溫時沒有CoSi穩定，在溫度較高時會形成高阻的Ni2Si， 因此鎳的退火溫度必須控制在350 450。C之間。由於Ni在矽中的擴散係數較 大，在溫度高於450。C的矽化反應時，Ni的矽化反應在矽中擴散進行。圖3中 金屬矽化物的金屬以鎳為例，如圖3所示，對於NMOS器件，由於n型雜質注入 後，雜質離子會在源極120和漏極130的輕摻雜區域121和131中的形成較強的 壓應力(compressive strain),這種應力會將鎳原子拉向(pull)狹窄的輕摻 雜區域121和131,造成鎳原子向上述區域的擴散，進而在其中形成金屬矽化 物160。在65nm以下的工藝節點，MOS器件的源、漏區域非常密集，該金屬 矽化物160的存在會使溝道縮短，加劇了短溝效應，增加了產生漏電流的機率。在美國專利第6180469號中公開了 一種在柵極和源、漏區域表面形成金屬 矽化物層的方法。該方法在柵極和源、漏區域表面上利用化學鍍選擇性地形 成鎳層之後，將氮離子(N+)注入到該鎳層中，形成將鎳層分成上下的阻擋 層，以減少鎳在矽中的擴散,，但這種離子注入分層選擇性形成矽化物的工藝 控制難度無疑是較大的，依然存在鎳橫向擴散進入輕摻雜區域的風險。因此， 在形成NMOS器件源/漏極金屬矽化物接觸層的過程中，有效地阻止金屬橫向 擴散仍是65納米工藝技術的巨大挑戰之一。 發明內容本發明的目的在於提供一種金屬氧化物半導體器件及其製造方法，對於 NMOS器件，能夠有效阻止金屬鎳向輕摻雜區域的擴散。為達到上述目的，本發明提供的一種金屬氧化物半導體器件，包括 半導體襯底；在所述襯底表面形成的柵極結構，所述柵極結構兩側具有側牆； 位於所述襯底中的源極區和漏極區，所述源極區和漏極區分別具有輕摻 雜區；位於所述柵極、源極區和漏極區上的金屬矽化物；和 位於所述輕摻雜區中的第 一雜質離子和第二雜質離子。 所述源極區和漏極區位於所述側牆兩側的襯底中。 所述輕摻雜區延伸至所述側牆下方的襯底中。 所述第一雜質包括磷、砷或銻中的一種。 所述第二雜質包括碳、氮或氟中的一種。 所述金屬》圭4匕物中的金屬為4臬。 所述襯底為P型襯底。相應地，本發明提供的一種金屬氧化物半導體器件的製造方法，包括 在半導體襯底上形成柵級；注入第 一雜質離子和第二雜質離子形成輕摻雜區； 沉積介質層並刻蝕所述介質層形成側牆；注入第 一 雜質離子形成源極區和漏極區；在所述柵極、源極區和漏極區表面形成金屬矽化物。所述襯底為P型襯底。所述源極區和漏極區位於所述側牆兩側的襯底中。 所述輕摻雜區延伸至所述側牆下方的襯底中。所述第一雜質包括磷、砷或銻 中的一種。所述第二雜質包括碳、氮或氟中的一種。所述金屬矽化物中的金 屬為鎳。所述雜質的注入能量為1KeV 6KeV。所述雜質的注入劑量為 1E4 lE15/cm2。與現有技術相比，本發明具有以下優點本發明在NMOS器件柵極兩側形成側牆之前，在源/漏區表面形成輕摻雜 區的過程中，將碳離子與n型雜質離子一同注入到襯底中。經退火處理後， 使輕摻雜區注入的碳離子均勻分布，碳離子與n型雜質離子鍵的作用能夠抵 消n型雜質離子產生的壓應力。這樣，在後續形成源/漏極金屬矽化物接觸層 時，金屬鎳的原子失去了向源/漏延伸區域也就是輕摻雜區移動的外力。由於 碳離子的注入，阻止了金屬鎳向輕摻雜區的擴散，避免了在源/漏延伸區域形 成金屬矽化物的現象，降低了漏電流產生的機會，從而提高了NMOS器件的 性能。
通過附圖中所示的本發明的優選實施例的更具體說明，本發明的上述及 其它目的、特徵和優勢將更加清晰。附圖中相同的部件使用了相同的附圖標 記。附圖並未刻意按比例繪製，重點在於示出本發明的主旨。在附圖中，為 清楚起見，放大了層和區域的厚度。圖1為MOS器件輕摻雜漏極結構剖面示意圖；圖2為金屬矽化物層在電晶體中的位置示意圖；圖3為NMOS器件出現金屬橫向擴散現象的器件剖面示意圖； 圖4至圖7為說明根據本發明實施例的器件製造方法剖面示意圖。
具體實施方式
為使本發明的上述目的、特徵和優點能夠更加明顯易懂，下面結合附圖 對本發明的具體實施方式
做詳細的說明。在下面的描述中闡述了 ;;艮多具體細節以便於充分理解本發明。但是本發 明能夠以很多不同於在此描迷的其它方式來實施，本領域技術人員可以在不 違背本發明內涵的情況下做類似推廣。因此本發明不受下面公開的具體實施的限制。在65nm及以下的NMOS器件及其製造。所述半導體器件不僅可以是NMOS 電晶體，還可以是CMOS (互補金屬氧化物半導體器件)中的NMOS電晶體。圖4至圖7為說明根據本發明實施例的器件製造方法剖面示意圖。所述 示意圖只是實例，其在此不應過度限制本發明保護的範圍。如圖4所示，在 提供的半導體襯底100表面形成的柵極結構。襯底100可以是整體半導體襯 底，例如單晶、多晶或非晶結構的矽或矽鍺(SiGe),混合的半導體結構(例 如碳化矽、砷化鎵、磷化鎵、銻化銦、磷化銦、砷化銦、砷化鎵或銻化鎵)。 也可以是絕緣層上有半導體的襯底，例如絕緣體上矽(SOI)。或者還可以包 括合金半導體(例如GaAsP. AlInAs、 AlGaAs、 GalnAs、 GalnP、 GalnAsP) 或其組合。雖然在此描述了可以形成襯底100的材料的幾個示例，但是可以 作為半導體襯底的任何材料均落入本發明的精神和範圍。柵極結構包括在半導體襯底100表面形成的柵極介質層110和多晶矽柵 極140。首先在襯底100表面形成柵極介質層材料層和柵極材料層。柵極介質 層可以選用適當的材料例如氧化矽(Si02)或氮氧化矽(SiNO)。在65nm以下 工藝節點柵極介質層110需要具有高可靠性和低的漏電流，因此作為柵極介 質層，其材料優選為高介電常數(highk)材料。本文中高介電常數材料為介 電常數大於IO的材料。可以作為形成柵極電介質層的高介電常數材料包括氣 化鉿、氧化鉿矽、氮氧化鉿矽、氧化鑭、氧化鋯、氧化鋯矽、氧化鈦、氧化 鉭、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化鋁等。特別優選的是氧化鉿、 氧化鋯、氧化鋁、氧化鉿-氧化鋁合金或其組合。雖然在此描述了可以用來形 成電介質層110的材料的少數示例，但是該層可以由減小柵極漏電流的其它 材料形成。柵極介質層110的生長方法可以是任何常規真空鍍膜技術，比如原子層沉積(AI」D)、物理氣相澱積(PVD)、化學氣相澱積(CVD)、等離子體增 強型化學氣相澱積(PECVD)工藝，優選為原子層沉積工藝。在這樣的工藝 中，襯底100和電介質層110之間會形成光滑的原子界面，可以形成理想厚度的柵極介質層。本發明中柵極介質層11o優選的厚度在io-1 ooA之間。柵極材料層可以為多晶矽或摻雜金屬雜質的多晶矽，金屬雜質至少包括 一種金屬(例如鈦、鉭、鎢、鉬、鉑等)，以及金屬矽化物，例如鎳矽化物、鈦矽化物、鈷矽化物。形成柵極140的方法包括利用原子層沉積(ALD)、化 學氣相澱積(CVD)、等離子體增強型化學氣相澱積(PECVD)等工藝澱積柵 極材料，厚度為400A 2500A。利用公知的光刻、曝光顯影工藝在柵極材料表面形成圖案化掩膜，隨後 利用刻蝕工藝刻蝕柵極材料和柵極介質層形成柵極140和柵極介質層110。在接下來的工藝步驟中，注入雜質離子180,在源區和漏區形成輕摻雜區 域121和131。 NMOS器件的雜質離子180為n型雜質，例如磷、砷或銻。注 入到襯底中的n型雜質會在輕摻雜區域121和131中產生較強的壓應力，在 後續形成源/漏極金屬矽化物接觸層時，由於65nm以下工藝主要採用金屬鎳 作為金屬矽化物的金屬，而鎳在含矽材料中的擴散係數比較大，極易在輕摻 雜區域121和131中的壓應力作用下擴散至輕摻雜區域121和131中而形成 不期望的金屬矽化物。為防ih金屬鎳向輕摻雜區的擴散，本發明的一個實施 例中，在注入的雜質離子180中加入了碳離子(C+)。碳離子與n型雜質離子 鍵的共同作用能夠消除n型雜質離子在輕摻雜區域121和131中產生的壓應 力。從而在形成源/漏極金屬矽化物接觸層的過程中，鎳原子便失去了向輕摻 雜區121和131移動的外力。因此避免了在輕摻雜區域121和131中形成金 屬矽化物現象的發生。本發明的其它實施例中.還可以在注入的雜質離子180中加入氟離子(F+ ) 或氮離子(N+ )，來消除n型雜質離子在輕摻雜區域121和131中產生的壓應 力。此外，注入的碳離子(C+)、氟離子(F+)或氮離子(N+)時機即可以與 n型雜質同時注入，也可以先於或後於n型雜質注入。本發明中，注入碳離子 (C )、氟離子(F+)或氮離子(N4)的能量為1KeV 6KeV,注入的劑量為 1E14 1E15離子/cm2。
接下來如圖5所示，在反應室內利用PECVD工藝在具有柵極140的襯底 100上澱積側壁間隔壁材料層，用於進行後續的離子注入。側壁間隔壁材料層 的材質可為氮化矽(Si3N4)、氮化矽(Si3N4)之外的含氮材料(SixNy)、氮 氧化矽或其組合。在本實施例中，利用矽烷(silane)以及氨來形成氮化矽組 成的側壁間隔壁材料層。然後刻蝕所述側壁間隔壁材料層形成側牆141和142。
本發明採用自對準工藝，在形成位於柵極140兩側的側牆141和142之 後，如圖6所示，進行重摻雜的n型雜質離子注入，例如注入磷、砷或銻， 用於摻雜NMOS電晶體源區和漏區，從而形成NMOS電晶體的源極區120和 漏極區130。輕摻雜區121和131位於側牆141和142的下方，輕摻雜區121 作為源極區120的延伸部分輕摻雜區131作為漏極區130的延伸部分，它 們之間的距離決定了 NMOS器件溝道的長度。
接下來的工藝步驟，如圖7所示，在柵極140、源極區120和漏極區130 表面澱積金屬鎳。澱積的方法優選採用物理濺射法，例如物理氣相澱積 (PVD)。柵極頂部澱積的金屬鎳直接與多晶矽材料接觸，源極區120和漏 極區130表面澱積的金屬鎳覆蓋在摻雜的襯底表面。然後，進行熱退火，優 選為快速熱退火，退火溫度在250-350。C之間。在退火過程中，柵極250表面 的鎳逐漸向柵極140內部擴散並與多晶矽柵極140中的矽形成鎳的矽化物矽 化鎳153。在源極區120和漏極區130表面澱積的金屬4臬也在熱退火過程中向 源極區120和漏極區130內部滲透，與矽反應形成金屬矽化物，即矽化鎳151 和152。
由於在形成側牆140和142之前，在注入n型雜質離子形成輕摻雜區121 和131的過程中已經摻雜了碳離子，碳離子與n型雜質離子鍵作用能夠抵消n 型雜質離子產生的壓應力。因此，在源極區20和漏極區130表面澱積的金 屬鎳的鎳原子由於沒有了向輕摻雜區121和131移動的外力，從而不會出現 向輕摻雜區的擴散的現象，避免了在輕摻雜區121和131中金屬矽化物的形 成，降低了漏電流產生的機會。
圖7也示出了本發明的金屬氧化物半導體器件的結構剖面圖。如圖7所 示，本發明的金屬氧化物半導體器件為NMOS電晶體，包括襯底100，在襯 底100表面形成的柵極介質層110和柵極140以及側牆141和142。在襯底 IOO中具有源區120和漏區130,源區120和漏區130分別具有延伸至側牆下 方的延伸部分，也就是先於源區120和漏區130形成的輕4參雜區121和131。 在源極區120、漏極區130和柵極140上分別具有金屬矽化物層151、 152和 153 ，用於降低上層互連結構的接觸孔與電晶體各極之間的接觸電阻。在輕摻雜區121和131中，除摻雜的n型雜質離子之外，還包括碳離子、 氟離子或氮離子。所述離子的注入劑量為1E14 1E15離子/cm2，用於消除n 型雜質離子在襯底100中產生的壓應力，防止形成金屬矽化物層151、 152和 153時金屬鎳向輕摻雜區12)和131中擴散。以上所述，僅是本發明的較佳實施例而已，並非對本發明作任何形式上 的限制。雖然本發明已以較佳實施例揭露如上，然而並非用以限定本發明。 任何熟悉本領域的技術人員.在不脫離本發明技術方案範圍情況下，都可利 用上述揭示的方法和技術內容對本發明技術方案作出許多可能的變動和修 飾，或修改為等同變化的等效實施例。因此，凡是未脫離本發明技術方案的及修飾，均仍屬於本發明技術方案保護的範圍內。
權利要求
1、一種金屬氧化物半導體器件，包括半導體襯底；在所述襯底表面形成的柵極結構，所述柵極結構兩側具有側牆；位於所述襯底中的源極區和漏極區，所述源極區和漏極區分別具有輕摻雜區；位於所述柵極、源極區和漏極區上的金屬矽化物；和位於所述輕摻雜區中的第一雜質離子和第二雜質離子。
2、 如權利要求1所述的半導體器件，其特徵在於所述源極區和漏極區 位於所述側牆兩側的襯底中,
3、 如權利要求1或2所述的半導體器件，其特徵在於所述輕摻雜區延 伸至所述側牆下方的襯底中:，
4、 如權利要求1所述的半導體器件，其特徵在於所述第一雜質包括磷、 砷或銻中的一種。
5、 如權利要求1所述的半導體器件，其特徵在於所述第二雜質包括碳、氮或氟中的一種。
6、 如權利要求1所述的半導體器件，其特徵在於所述金屬矽化物中的金屬為鎳。
7、 如權利要求1所述的半導體器件，其特徵在於所述襯底為P型襯底。
8、 一種金屬氧化物半導體器件的製造方法，包括 在半導體襯底上形成柵極；注入第 一雜質離子和第二雜質離子形成輕摻雜區； 沉積介質層並刻蝕所述介質層形成側牆； 注入第 一雜質離子形成源極區和漏極區； 在所述柵極、源極區和漏極區表面形成金屬矽化物。
9、 如權利要求8所述的方法，其特徵在於所述襯底為P型襯底。
10、 如權利要求8所述的方法，其特徵在於所述源極區和漏極區位於 所述側牆兩側的襯底中。
11、 如權利要求8所述的方法，其特徵在於所述輕摻雜區延伸至所述 側牆下方的襯底中。
12、 如權利要求8所述的方法，其特徵在於所述第一雜質包括磷、砷 或4弟中的一種。
13、 如權利要求8所述的方法，其特徵在於所述第二雜質包括碳、氮或氟中的一種。
14、 如權利要求8所述的半導體器件，其特徵在於所述金屬矽化物中的金屬為鎳。
15、 如權利要求8或13所述的方法，其特徵在於所述雜質的注入能量 為1KeV 6KeV。
16、 如權利要求15所述的方法，其特徵在於所述雜質的注入劑量為 1E14 lE15/cm2。
全文摘要
本發明公開了一種金屬氧化物半導體器件，包括半導體襯底；在所述襯底表面形成的柵極結構，所述柵極結構兩側具有側牆；位於所述襯底中的源極區和漏極區，所述源極區和漏極區分別具有輕摻雜區；位於所述柵極、源極區和漏極區上的金屬矽化物；和位於所述輕摻雜區中的第一雜質離子和第二雜質離子。本發明提供了一種金屬氧化物半導體器件的製造方法，包括在半導體襯底上形成柵極；注入第一雜質離子和第二雜質離子形成輕摻雜區；沉積介質層並刻蝕所述介質層形成側牆；注入第一雜質離子形成源極區和漏極區；在所述柵極、源極區和漏極區表面形成金屬矽化物。本發明能夠有效阻止金屬鎳向輕摻雜區域的擴散。
文檔編號H01L29/78GK101154682SQ20061011684
公開日2008年4月2日 申請日期2006年9月30日 優先權日2006年9月30日
發明者何學緬, 葉好華, 煜 李 申請人:中芯國際集成電路製造(上海)有限公司