輸入接收電路及其操作方法與流程

2023-05-19 01:37:26

本發明是有關於一種輸入接收電路及其操作方法，尤指一種在進入省電模式時，具有較小功耗，以及在進入或離開省電模式時，具有良好的設定時間與維持時間、快速的反應時間與較佳的噪聲免疫能力的輸入接收電路及其操作方法。

背景技術：
請參照圖1，圖1是為說明用以接收一外部致能信號XCKE的輸入接受電路102和致能緩存器104的示意圖。如圖1所示，當外部致能信號XCKE從外部致能信號XCKE的高電位變化至外部致能信號XCKE的低電位時，輸入接受電路102輸出的一內部致能信號ICKE亦立刻從內部致能信號ICKE的高電位變化至內部致能信號ICKE的低電位，且致能緩存器104可根據一內部頻率ICLK，將所輸出的閂鎖頻率致能信號LCKE閂鎖在閂鎖頻率致能信號LCKE的低電位，導致接收閂鎖頻率致能信號LCKE的系統緩衝器(例如動態隨機存取內存的頻率緩衝器、位置緩衝器、指令緩衝器或數據緩衝器)被關閉，亦即系統進入省電模式(powerdownmode)。另外，當外部致能信號從外部致能信號的低電位變化至外部致能信號的高電位時，輸入接受電路102輸出的內部致能信號ICKE亦立刻從內部致能信號ICKE的低電位變化至內部致能信號ICKE的高電位，且致能緩存器104可根據內部頻率ICLK，將所輸出的閂鎖頻率致能信號LCKE閂鎖在閂鎖頻率致能信號LCKE的高電位，導致接收閂鎖頻率致能信號LCKE的系統緩衝器(例如動態隨機存取內存的頻率緩衝器、位置緩衝器、指令緩衝器或數據緩衝器)被開啟，亦即系統離開省電模式。在現有技術中，輸入接受電路102不是耗電大，就是噪聲免疫能力(noiseimmunity)差。因此，如何設計一個較佳的輸入接受電路成為一集成電路設計者的重要課題。

技術實現要素：
本發明的一實施例提供一種輸入接收電路。該輸入接收電路包含一第一輸入接收單元、一第二輸入接收單元、一延遲單元及一第一邏輯單元。該第一輸入接收單元是用以接收一反相喚醒信號、一外部致能信號、一第一電壓及一參考信號，以及根據該外部致能信號和該參考信號，產生並輸出一第一致能信號；該第二輸入接收單元是用以接收該外部致能信號、該第一電壓及一反相致能電壓，以及根據該外部致能信號，產生並輸出一第二致能信號；該延遲單元是耦接於該第二輸入接收單元，用以根據該第二致能信號，產生一喚醒信號；該第一邏輯單元是耦接於該第一輸入接收單元與該延遲單元，用以接收該第一致能信號與該喚醒信號，並根據該第一致能信號與該喚醒信號，產生一內部致能信號。本發明的另一實施例提供一種輸入接收電路的操作方法，該輸入接收電路包含一第一輸入接收單元、一第二輸入接收單元、一延遲單元及一第一邏輯單元，該操作方法包含該第一輸入接收單元接收一低電位的反相喚醒信號、一外部致能信號、一第一電壓及一參考信號；該第一輸入接收單元根據該低電位的反相喚醒信號開啟，並根據該外部致能信號和該參考信號，產生並輸出一第一致能信號；該第二輸入接收單元接收該外部致能信號、該第一電壓及一反相致能電壓；該第二輸入接收單元根據該外部致能信號，產生並輸出一第二致能信號；該延遲單元根據該第二致能信號，產生一喚醒信號；該第一邏輯單元接收該第一致能信號與該喚醒信號；該第一邏輯單元根據該第一致能信號與該喚醒信號，產生一內部致能信號；傳送該內部致能信號至一致能緩存器。本發明的另一實施例提供一種輸入接收電路的操作方法，該輸入接收電路包含一第一輸入接收單元、一第二輸入接收單元、一延遲單元及一第一邏輯單元，該操作方法包含該第一輸入接收單元根據一高電位的反相喚醒信號關閉；該第二輸入接收單元接收一外部致能信號、一第一電壓及一反相致能電壓；該第二輸入接收單元根據該外部致能信號，產生並輸出一第二致能信號；該延遲單元根據該第二致能信號，產生一喚醒信號；該第一邏輯單元接收該喚醒信號；該第一邏輯單元根據該喚醒信號，產生一內部致能信號；傳送該內部致能信號至一致能緩存器。本發明提供一種輸入接收電路及其操作方法。本發明具有下列優點：第一、本發明在進入一省電模式時，因為一第一輸入接收單元和一內部頻率產生器可被關閉，以及一第二輸入接收單元的低功耗，所以相較於現有技術，本發明的功耗較小；第二、本發明在進入該省電模式後，因為一第一致能信號被維持在該第一致能信號的高電位，所以本發明所輸出的一內部致能信號具有良好的一設定時間(setuptime)與一維持時間(holdtime)；第三、本發明在離開該省電模式時，因為該第一輸入接收單元會快速地由關閉到開啟，所以本發明所輸出的該內部致能信號具有快速的反應時間與較佳的噪聲免疫能力。附圖說明圖1是為說明用以接收外部致能信號的輸入接受電路和致能緩存器的示意圖；圖2是為本發明的一實施例說明一種輸入接收電路的示意圖；圖3是為說明第一輸入接收單元的示意圖；圖4是為說明第二輸入接收單元的示意圖；圖5是為說明延遲單元的示意圖；圖6是為本發明的另一實施例說明第一輸入接收單元的示意圖；圖7是為本發明的另一實施例說明第一輸入接收單元的示意圖；圖8是為本發明的另一實施例說明第二輸入接收單元的示意圖；圖9是為本發明的另一實施例說明第二輸入接收單元的示意圖；圖10是為本發明的另一實施例說明延遲單元的示意圖；圖11是為本發明的另一實施例說明延遲單元的示意圖；圖12是為本發明的另一實施例說明一種輸入接收電路的操作方法的流程圖。【符號說明】102、200輸入接受電路104致能緩存器202、600、700第一輸入接收單元204、800、900第二輸入接收單元206、1000、1100延遲單元208第一邏輯單元210致能緩存器212第二邏輯單元214第三邏輯單元216內部頻率產生器2022、2042、2064、602、702、802、902、1002、1102第一P型金氧半電晶體2024、2044、2066、604、704、804、904、1004、1104第二P型金氧半電晶體2026、612、712、810、910、1006、1106第三P型金氧半電晶體2028、2046、606、706、806、906、1008、1108第一N型金氧半電晶體2030、2048、608、708、808、908第二N型金氧半電晶體2032、2050、610、710、912第三N型金氧半電晶體2034、2052、614、714、812、916內部邏輯單元2082與非門2084、914反相器20342、20522、2062、1010第一反相器20344、20524、2068第二反相器20346、20526第三反相器EV致能電壓EVB反相致能電壓FES第一致能信號FS第一信號GND地端ICKE內部致能信號ICLK內部頻率LCKE閂鎖頻率致能信號P節點SES第二致能信號SS第二信號TS第三信號VDD第一電壓VREF參考信號VBIAS偏壓WU喚醒信號WUB反相喚醒信號XCKE外部致能信號1200-1228步驟具體實施方式請參照圖2，圖2是為本發明的一實施例說明一種輸入接收電路200的示意圖。輸入接收電路200包含一第一輸入接收單元202、一第二輸入接收單元204、一延遲單元206及一第一邏輯單元208。第一輸入接收單元202是用以接收一反相喚醒信號WUB、一外部致能信號XCKE、一第一電壓VDD及一參考信號VREF，以及根據外部致能信號XCKE和參考信號VREF，產生並輸出一第一致能信號FES；第二輸入接收單元204是用以接收外部致能信號XCKE、第一電壓VDD及一反相致能電壓EVB，以及根據外部致能信號XCKE，產生並輸出一第二致能信號SES；延遲單元206是耦接於第二輸入接收單元204，用以根據第二致能信號SES，產生一喚醒信號WU；第一邏輯單元208是耦接於第一輸入接收單元202與延遲單元206，用以接收第一致能信號FES與喚醒信號WU，並根據第一致能信號FES與喚醒信號WU，產生一內部致能信號ICKE。如圖2所示，第一邏輯單元208包含一與非門2082和一反相器2084。與非門2082具有一第一端，耦接於第一輸入接收單元202，用以接收第一致能信號FES，一第二端，耦接於延遲單元206，用以接收喚醒信號WU，及一第三端；反相器2084具有一第一端，耦接於與非門2082的第三端，及一第二端，用以輸出內部致能信號ICKE。但本發明並不受限於第一邏輯單元208是包含與非門2082和反相器2084。另外，如圖2所示，內部致能信號ICKE是用以傳送至一致能緩存器210。另外，反相喚醒信號WUB是喚醒信號WU通過一第二邏輯單元212(例如一反相器)所產生，以及反相致能電壓EVB是一致能電壓EV通過一第三邏輯單元214(例如一反相器)所產生。請參照圖3、圖4和圖5，圖3是為說明第一輸入接收單元202的示意圖，圖4是為說明第二輸入接收單元204的示意圖，和圖5是為說明延遲單元206的示意圖。如圖3所示，第一輸入接收單元202包含一第一P型金氧半電晶體2022、一第二P型金氧半電晶體2024、一第三P型金氧半電晶體2026、一第一N型金氧半電晶體2028、一第二N型金氧半電晶體2030、一第三N型金氧半電晶體2032及一內部邏輯單元2034。第一P型金氧半電晶體2022具有一第一端，用以接收第一電壓VDD，一第二端，用以接收反相喚醒信號WUB，及一第三端；第二P型金氧半電晶體2024具有一第一端，耦接於第一P型金氧半電晶體2022的第三端，一第二端，及一第三端，耦接於第二P型金氧半電晶體2024的第二端；第三P型金氧半電晶體2026具有一第一端，耦接於第一P型金氧半電晶體2022的第三端，一第二端，耦接於第二P型金氧半電晶體2024的第二端，及一第三端，用以輸出一第一信號FS；第一N型金氧半電晶體2028具有一第一端，耦接於第二P型金氧半電晶體2024的第三端，一第二端，用以接收參考信號VREF，及一第三端，耦接於一地端GND；第二N型金氧半電晶體2030具有一第一端，耦接於第三P型金氧半電晶體2026的第三端，一第二端，用以接收外部致能信號XCKE，及一第三端，耦接於地端GND；第三N型金氧半電晶體2032具有一第一端，耦接於第三P型金氧半電晶體2026的第三端，一第二端，用以接收反相喚醒信號WUB，及一第三端，耦接於地端GND；內部邏輯單元2034包含一第一反相器20342、一第二反相器20344及一第三反相器20346。第一反相器20342具有一第一端，耦接於第三P型金氧半電晶體2026的第三端，用以接收第一信號FS，及一第二端；第二反相器20344具有一第一端，耦接於第一反相器20342的第二端，及一第二端；第三反相器20346具有一第一端，耦接於第二反相器20344的第二端，及一第二端，用以輸出第一致能信號FES。亦即內部邏輯單元2034是用以反相第一信號FS，以產生並輸出第一致能信號FES。如圖3所示，因為第一N型金氧半電晶體2028和第二N型金氧半電晶體2030是做為一差動對，所以當反相喚醒信號WUB是為反相喚醒信號WUB的低電位時，第一輸入接收單元202可使第一致能信號FES跟隨外部致能信號XCKE變化。亦即當反相喚醒信號WUB是為反相喚醒信號WUB的低電位，且外部致能信號XCKE是為外部致能信號XCKE的高電位時，第一致能信號FES是為第一致能信號FES的高電位；當反相喚醒信號WUB是為反相喚醒信號WUB的低電位，且外部致能信號XCKE是為外部致能信號XCKE的低電位時，第一致能信號FES是為第一致能信號FES的低電位。另外，當反相喚醒信號WUB是為反相喚醒信號WUB的高電位時，第一N型金氧半電晶體2028和第二N型金氧半電晶體2030所組成的差動對關閉，且第三N型金氧半電晶體2032開啟，導致第一信號FS被下拉至地端GND的電位。此時，第一輸入接收單元202可使第一致能信號FES保持在第一致能信號FES的高電位。如圖4所示，第二輸入接收單元204包含一第一P型金氧半電晶體2042、一第二P型金氧半電晶體2044、一第一N型金氧半電晶體2046、一第二N型金氧半電晶體2048、一第三N型金氧半電晶體2050及一內部邏輯單元2052。第一P型金氧半電晶體2042具有一第一端，用以接收第一電壓VDD，一第二端，用以接收反相致能電壓EVB，及一第三端；第二P型金氧半電晶體2044具有一第一端，耦接於第一P型金氧半電晶體2042的第三端，一第二端，用以接收外部致能信號XCKE，及一第三端，用以輸出一第二信號SS；第一N型金氧半電晶體2046具有一第一端，耦接於第二P型金氧半電晶體2044的第三端，一第二端，用以接收外部致能信號XCKE，及一第三端，耦接於地端GND；第二N型金氧半電晶體2048具有一第一端，耦接於第二P型金氧半電晶體2044的第三端，一第二端，用以接收外部致能信號XCKE，及一第三端，耦接於地端GND；第三N型金氧半電晶體2050具有一第一端，耦接於第二P型金氧半電晶體2044的第三端，一第二端，用以接收反相致能電壓EVB，及一第三端，耦接於地端GND；內部邏輯單元2052包含一第一反相器20522、一第二反相器20524及一第三反相器20526。第一反相器20522具有一第一端，用以接收第二信號SS，及一第二端；第二反相器20524具有一第一端，耦接於第一反相器20522的第二端，及一第二端；第三反相器20526具有一第一端，耦接於第二反相器20524的第二端，及一第二端，用以輸出第二致能信號SES。亦即內部邏輯單元2052是用以反相第二信號SS，以產生並輸出第二致能信號SES。如圖4所示，因為第二P型金氧半電晶體2044、第一N型金氧半電晶體2046和第二N型金氧半電晶體2048是做為一反相器，所以當反相致能電壓EVB是為反相致能電壓EVB的低電位時，第二輸入接收單元204可使第二致能信號SES跟隨外部致能信號XCKE變化。亦即當反相致能電壓EVB是為反相致能電壓EVB的低電位，且外部致能信號XCKE是為外部致能信號XCKE的高電位時，第二致能信號SES是為第二致能信號SES的高電位；當反相致能電壓EVB是為反相致能電壓EVB的低電位，且外部致能信號XCKE是為外部致能信號XCKE的低電位時，第二致能信號SES是為第二致能信號SES的低電位。另外，當反相致能電壓EVB是為反相致能電壓EVB的高電位時，第二P型金氧半電晶體2044、第一N型金氧半電晶體2046和第二N型金氧半電晶體2048所組成的反相器關閉，且第三N型金氧半電晶體2050開啟，導致第二信號SS被下拉至地端GND的電位。此時，第二輸入接收單元204可使第二致能信號SES保持在第二致能信號SES的高電位。另外，因為致能電壓EV是要使第二輸入接收單元204總是維持開啟，所以在本發明的另一實施例中，致能電壓EV亦可為第一電壓VDD。如圖5所示，延遲單元206包含一第一反相器2062、一第一P型金氧半電晶體2064、一第二P型金氧半電晶體2066及一第二反相器2068，其中第一P型金氧半電晶體2064和第二P型金氧半電晶體2066是作為延遲電容。但本發明並不受限於延遲單元206包含第一P型金氧半電晶體2064和第二P型金氧半電晶體2066，亦即延遲單元206可包含至少一P型金氧半電晶體。第一反相器2062具有一第一端，耦接於第二輸入接收單元204，用以接收第二致能信號SES，及一第二端；第一P型金氧半電晶體2064具有一第一端，用以接收第一電壓VDD，一第二端，耦接於第一反相器2062的第二端，及一第三端，耦接於第一P型金氧半電晶體2064的第一端；第二P型金氧半電晶體2066具有一第一端，用以接收第一電壓VDD，一第二端，耦接於第一反相器2062的第二端，及一第三端，耦接於第二P型金氧半電晶體2066的第一端；第二反相器2068具有一第一端，耦接於第一反相器2062的第二端，及一第二端，用以輸出喚醒信號WU。如圖5所示，當第二致能信號SES是從第二致能信號SES的高電位變化至第二致能信號SES的低電位時，一第三信號TS是從第三信號TS的低電位變化至第三信號TS的高電位，所以在第三信號TS由第三信號TS的低電位變化至第三信號TS的高電位的過程中，第一P型金氧半電晶體2064和第二P型金氧半電晶體2066是從開啟變化至關閉(亦即延遲電容從開啟變化至關閉)，導致喚醒信號WU的變化是落後第二致能信號SES的變化一預定時間，亦即喚醒信號WU的變化亦落後第一致能信號FES的變化預定時間。當第二致能信號SES是從第二致能信號SES的低電位變化至第二致能信號SES的高電位時，第三信號TS是從第三信號TS的高電位變化至第三信號TS的低電位，所以在第三信號TS由第三信號TS的高電位變化至第三信號TS的低電位的過程中，第一P型金氧半電晶體2064和第二P型金氧半電晶體2066是從關閉變化至開啟，導致喚醒信號WU的變化是同步於第二致能信號SES的變化，亦即喚醒信號WU的變化亦同步於第一致能信號FES的變化。如圖2、圖3、圖4和圖5所示，當外部致能信號XCKE從外部致能信號XCKE的低電位變化至外部致能信號XCKE的高電位且致能電壓EV是為致能電壓EV的高電位時，第二致能信號SES是為第二致能信號SES的高電位。因為第二致能信號SES是從第二致能信號SES的低電位變化至第二致能信號SES的高電位，所以延遲單元206產生的喚醒信號WU是同步於第二致能信號SES的變化，亦即喚醒信號WU亦是從喚醒信號WU的低電位變化至喚醒信號WU的高電位，導致第一輸入接收單元202被喚醒。因此，第一致能信號FES亦從第一致能信號FES的低電位變化至第一致能信號FES的高電位。但是第一致能信號FES的變化是落後於第二致能信號SES的變化。因此，第一邏輯單元208即可先根據喚醒信號WU的高電位，產生並輸出具有高電位的內部致能信號ICKE至致能緩存器210。因此，致能緩存器210即可根據一內部頻率ICLK，將所輸出的一閂鎖頻率致能信號LCKE閂鎖在閂鎖頻率致能信號LCKE的高電位，導致接收閂鎖頻率致能信號LCKE的系統緩衝器(例如動態隨機存取內存的頻率緩衝器、位置緩衝器、指令緩衝器或數據緩衝器)被開啟，亦即系統離開省電模式，其中內部頻率ICLK是由內部頻率產生器216所產生。另外，喚醒信號WU從喚醒信號WU的低電位變化至喚醒信號WU的高電位後，第一輸入接收單元202可被開啟而正常操作。當外部致能信號XCKE是從外部致能信號XCKE的高電位變化至外部致能信號XCKE的低電位且致能電壓EV是為致能電壓EV的高電位時，第一致能信號FES是從第一致能信號FES的高電位變化至第一致能信號FES的低電位。因為第二致能信號SES是從第二致能信號SES的高電位變化至第二致能信號SES的低電位，所以延遲單元206產生的喚醒信號WU的變化是落後於第二致能信號SES的變化，亦即喚醒信號WU從喚醒信號WU的高電位變化至喚醒信號WU的低電位會落後第一致能信號FES從第一致能信號FES的高電位變化至第一致能信號FES的低電位。如此，第一邏輯單元208既不會產生誤動作，且可立即根據第一致能信號FES的低電位，產生並輸出具有低電位的內部致能信號ICKE至致能緩存器210。因此，致能緩存器210即可根據內部頻率ICLK，將所輸出的閂鎖頻率致能信號LCKE閂鎖在閂鎖頻率致能信號LCKE的低電位，導致接收閂鎖頻率致能信號LCKE的系統緩衝器(例如動態隨機存取內存的頻率緩衝器、位置緩衝器、指令緩衝器或數據緩衝器)被關閉，亦即系統進入省電模式。另外，因為喚醒信號WU從喚醒信號WU的高電位變化至喚醒信號WU的低電位會落後第一致能信號FES從第一致能信號FES的高電位變化至第一致能信號FES的低電位，所以致能緩存器210將所輸出的閂鎖頻率致能信號LCKE閂鎖在閂鎖頻率致能信號LCKE的低電位後，喚醒信號WU的低電位會關閉第一輸入接收單元202以及內部頻率產生器216。因此，系統可以更省電。另外，如圖3所示，當喚醒信號WU是為喚醒信號WU的低電位後，第三N型金氧半電晶體2032開啟，導致第一致能信號FES被維持在第一致能信號FES的高電位。如此，當外部致能信號XCKE是從外部致能信號XCKE的低電位變化至外部致能信號XCKE的高電位時，第一邏輯單元208可立即根據第一致能信號FES的高電位和喚醒信號WU的高電位，產生並輸出具有高電位的內部致能信號ICKE至致能緩存器210，以使系統迅速離開省電模式。請參照圖6至圖11，圖6是為本發明的另一實施例說明第一輸入接收單元600的示意圖，圖7是為本發明的另一實施例說明第一輸入接收單元700的示意圖，圖8是為本發明的另一實施例說明第二輸入接收單元800的示意圖，圖9是為本發明的另一實施例說明第二輸入接收單元900的示意圖，圖10是為本發明的另一實施例說明延遲單元1000的示意圖，和圖11是為本發明的另一實施例說明延遲單元1100的示意圖。如圖6所示，第一輸入接收單元600包含一第一P型金氧半電晶體602、一第二P型金氧半電晶體604、一第一N型金氧半電晶體606、一第二N型金氧半電晶體608、一第三N型金氧半電晶體610、一第三P型金氧半電晶體612及一內部邏輯單元614。如圖6所示，因為第一P型金氧半電晶體602和第二P型金氧半電晶體604做為一差動對，所以當喚醒信號WU是為喚醒信號WU的高電位時，第一輸入接收單元600可使第一致能信號FES跟隨外部致能信號XCKE變化。亦即當喚醒信號WU是為喚醒信號WU的高電位，且外部致能信號XCKE是為外部致能信號XCKE的高電位時，第一致能信號FES是為第一致能信號FES的高電位；當喚醒信號WU是為喚醒信號WU的高電位，且外部致能信號XCKE是為外部致能信號XCKE的低電位時，第一致能信號FES是為第一致能信號FES的低電位。另外，當喚醒信號WU是為喚醒信號WU的低電位時，第一P型金氧半電晶體602和第二P型金氧半電晶體604所組成的差動對關閉，且第三P型金氧半電晶體612開啟，導致第一信號FS被上拉至第一電壓VDD。此時，第一輸入接收單元600可使第一致能信號FES保持在第一致能信號FES的低電位。另外，內部邏輯單元614和內部邏輯單元2034相同，在此不再贅述。如圖7所示，第一輸入接收單元700包含一第一P型金氧半電晶體702、一第二P型金氧半電晶體704、一第一N型金氧半電晶體706、一第二N型金氧半電晶體708、一第三N型金氧半電晶體710、一第三P型金氧半電晶體712及一內部邏輯單元714。如圖7所示，因為第一N型金氧半電晶體706和第二N型金氧半電晶體708做為一差動對，所以當喚醒信號WU是為喚醒信號WU的高電位時，第一輸入接收單元700可使第一致能信號FES跟隨外部致能信號XCKE變化。另外，當喚醒信號WU是為喚醒信號WU的低電位時，第一N型金氧半電晶體706和第二N型金氧半電晶體708所組成的差動對關閉，且第三P型金氧半電晶體712開啟，導致第一信號FS被上拉至第一電壓VDD。此時，第一輸入接收單元700可使第一致能信號FES保持在第一致能信號FES的低電位。另外，內部邏輯單元714和內部邏輯單元2034相同，在此不再贅述。如圖8所示，第二輸入接收單元800包含一第一P型金氧半電晶體802、一第二P型金氧半電晶體804、一第一N型金氧半電晶體806、一第二N型金氧半電晶體808、一第三P型金氧半電晶體810及一內部邏輯單元812。如圖8所示，因為第一P型金氧半電晶體802、第二P型金氧半電晶體804和第一N型金氧半電晶體806是做為一反相器，所以當致能電壓EV是為致能電壓EV的高電位時，第二輸入接收單元800可使第二致能信號SES跟隨外部致能信號XCKE變化。亦即當致能電壓EV是為致能電壓EV的高電位，且外部致能信號XCKE是為外部致能信號XCKE的高電位時，第二致能信號SES是為第二致能信號SES的高電位；當致能電壓EV是為致能電壓EV的高電位，且外部致能信號XCKE是為外部致能信號XCKE的低電位時，第二致能信號SES是為第二致能信號SES的低電位。另外，當致能電壓EV是為致能電壓EV低電位時，第一P型金氧半電晶體802、第二P型金氧半電晶體804和第一N型金氧半電晶體806所組成的反相器關閉，且第三P型金氧半電晶體810開啟，導致第二信號SS被上拉至第一電壓VDD。此時，第二輸入接收單元800可使第二致能信號SES保持在第二致能信號SES的低電位。另外，因為致能電壓EV是要使第二輸入接收單元800總是維持開啟，所以在本發明的另一實施例中，致能電壓EV亦可為第一電壓VDD。另外，內部邏輯單元812和內部邏輯單元2034相同，在此不再贅述。如圖9所示，第二輸入接收單元900包含一第一P型金氧半電晶體902、一第二P型金氧半電晶體904、一第一N型金氧半電晶體906、一第二N型金氧半電晶體908、一第三P型金氧半電晶體910、一第三N型金氧半電晶體912、一反相器914及一內部邏輯單元916。如圖9所示，因為第二P型金氧半電晶體904和第一N型金氧半電晶體906是做為一反相器，所以當致能電壓EV是為致能電壓EV的高電位時，第二輸入接收單元900可使第二致能信號SES跟隨外部致能信號XCKE變化。另外，當致能電壓EV是為致能電壓EV的低電位時，第二P型金氧半電晶體904和第一N型金氧半電晶體906所組成的反相器關閉。此時，第三P型金氧半電晶體910和內部邏輯單元916可使第二致能信號SES保持在第二致能信號SES的前一次狀態。另外，因為致能電壓EV是要使第二輸入接收單元900總是維持開啟，所以在本發明的另一實施例中，致能電壓EV亦可為第一電壓VDD。如圖10所示，延遲單元1000包含一第一P型金氧半電晶體1002、一第二P型金氧半電晶體1004、一第三P型金氧半電晶體1006、一第一N型金氧半電晶體1008及一第一反相器1010。第一P型金氧半電晶體1002具有一第一端，用以接收第一電壓VDD，一第二端，用以接收一偏壓VBIAS，及一第三端；第二P型金氧半電晶體1004具有一第一端，耦接於第一P型金氧半電晶體1002的第三端，一第二端，用以接收偏壓VBIAS，及一第三端；第三P型金氧半電晶體1006具有一第一端，耦接於第二P型金氧半電晶體1004的第三端，一第二端，用以接收第二致能信號SES，及一第三端，用以輸出第三信號TS；第一N型金氧半電晶體1008具有一第一端，耦接於第三P型金氧半電晶體1006的第三端，一第二端，用以接收第二致能信號SES，及一第三端，耦接於地端GND；第一反相器1010具有一第一端，耦接於第三P型金氧半電晶體1006的第三端，及一第二端，用以輸出喚醒信號WU。如圖10所示，偏壓VBIAS是用以維持第一P型金氧半電晶體1002和第二P型金氧半電晶體1004開啟。當第二致能信號SES是從第二致能信號SES的高電位變化至第二致能信號SES的低電位時，第三P型金氧半電晶體1006逐漸開啟和第一N型金氧半電晶體1008逐漸關閉，導致第三信號TS逐漸從第三信號TS的低電位充電至第三信號TS的高電位；當第二致能信號SES是從第二致能信號SES的低電位變化至第二致能信號SES的高電位時，第一N型金氧半電晶體1008逐漸開啟和第三P型金氧半電晶體1006逐漸關閉，導致第三信號TS逐漸從第三信號TS的高電位放電至第三信號TS的低電位。因為第一N型金氧半電晶體1008的放電能力較第三P型金氧半電晶體1006強，所以在第三信號TS由第三信號TS的低電位變化至第三信號TS的高電位的時間比第三信號TS由第三信號TS的高電位變化至第三信號TS的低電位的時間長。亦即當第二致能信號SES是從第二致能信號SES的高電位變化至第二致能信號SES的低電位時，喚醒信號WU的變化是落後第二致能信號SES的變化一預定時間，亦即喚醒信號WU的變化亦落後第一致能信號FES的變化預定時間。當第二致能信號SES是從第二致能信號SES的低電位變化至第二致能信號SES的高電位時，喚醒信號WU的變化是同步於第二致能信號SES的變化，亦即喚醒信號WU的變化亦同步於第一致能信號FES的變化。如圖11所示，延遲單元1100包含一第一P型金氧半電晶體1102、一第二P型金氧半電晶體1104、一第三P型金氧半電晶體1106、一第一N型金氧半電晶體1108及一第一反相器1110。第一P型金氧半電晶體1102具有一第一端，用以接收第一電壓VDD，一第二端，用以接收第二致能信號SES，及一第三端；第二P型金氧半電晶體1104具有一第一端，耦接於第一P型金氧半電晶體1102的第三端，一第二端，用以接收第二致能信號SES，及一第三端，用以輸出第三信號TS；第三P型金氧半電晶體1106具有一第一端，耦接於第一P型金氧半電晶體1102的第三端，一第二端，耦接於第二P型金氧半電晶體1104的第三端，及一第三端，耦接於地端GND；第一N型金氧半電晶體1108具有一第一端，耦接於第二P型金氧半電晶體1104的第三端，一第二端，用以接收第二致能信號SES，及一第三端，耦接於地端GND；第一反相器1110具有一第一端，耦接於第二P型金氧半電晶體1104的第三端，及一第二端，用以輸出喚醒信號WU。如圖11所示，當第二致能信號SES是從第二致能信號SES的高電位變化至第二致能信號SES的低電位時，一節點P的電位是從節點P的低電位變化至節點P的高電位且第三信號TS逐漸從第三信號TS的低電位充電至第三信號TS的高電位。因此，第三P型金氧半電晶體1106會開啟一小段時間，使得第三信號TS的變化是落後第二致能信號SES的變化一預定時間，亦即喚醒信號WU的變化是落後第二致能信號SES的變化預定時間。當第二致能信號SES是從第二致能信號SES的低電位變化至第二致能信號SES的高電位時，節點P的電位是從節點P的高電位變化至節點P的低電位且第三信號TS逐漸從第三信號TS的高電位放電至第三信號TS的低電位。因此，第三P型金氧半電晶體1106不會開啟，使得第三信號TS的變化是同步於第二致能信號SES的變化，亦即喚醒信號WU的變化是同步於第二致能信號SES的變化。請參照圖12、圖2、圖3、圖4和圖5，圖12是為本發明的另一實施例說明一種輸入接收電路的操作方法的流程圖。圖12的方法系利用圖2的輸入接收電路200說明，詳細步驟如下：步驟1200：開始；步驟1202：當外部致能信號XCKE是為外部致能信號XCKE的高電位時，且反相喚醒信號WUB是為反相喚醒信號WUB的低電位，進行步驟1204和步驟1208；當反相喚醒信號WUB是為反相喚醒信號WUB的高電位時，進行步驟1218和步驟1220；步驟1204：第一輸入接收單元202接收外部致能信號XCKE、一第一電壓VDD及一參考信號VREF，進行步驟1206；步驟1206：第一輸入接收單元202根據低電位的反相喚醒信號WUB開啟，並根據外部致能信號XCKE和參考信號VREF，產生並輸出一第一致能信號FES，進行步驟1214；步驟1208：第二輸入接收單元204接收外部致能信號XCKE、第一電壓VDD及一反相致能電壓EVB，進行步驟1210；步驟1210：第二輸入接收單元204根據外部致能信號XCKE，產生並輸出一第二致能信號SES，進行步驟1212；步驟1212：延遲單元206根據第二致能信號SES，產生一喚醒信號WU，進行步驟1214；步驟1214：第一邏輯單元208接收第一致能信號FES與喚醒信號WU，進行步驟1216；步驟1216：第一邏輯單元208根據第一致能信號FES與喚醒信號WU，產生一內部致能信號ICKE並傳送內部致能信號ICKE至致能緩存器210，接著喚醒信號WU會將第一輸入接收單元202關閉，以進入省電模式，跳回步驟1202；步驟1218：第一輸入接收單元202和內部頻率產生器216根據高電位的反相喚醒信號WUB關閉；步驟1220：第二輸入接收單元204接收外部致能信號XCKE、第一電壓VDD及反相致能電壓EVB，進行步驟1222；步驟1222：第二輸入接收單元204根據外部致能信號XCKE，產生並輸出第二致能信號SES，進行步驟1224；步驟1224：延遲單元206根據第二致能信號SES，產生喚醒信號WU，進行步驟1226；步驟1226：第一邏輯單元208接收喚醒信號WU，進行步驟1228；步驟1228：第一邏輯單元208根據喚醒信號WU，產生內部致能信號ICKE並傳送內部致能信號ICKE至致能緩存器210，並且開啟第一輸入接收單元202，跳回步驟1202。在步驟1206中，如圖3所示，因為第一N型金氧半電晶體2028和第二N型金氧半電晶體2030是做為差動對，所以當反相喚醒信號WUB是為反相喚醒信號WUB的低電位時，第一輸入接收單元202可產生並輸出跟隨外部致能信號XCKE變化的第一致能信號FES。此時，第一致能信號FES是為第一致能信號FES的高電位。在步驟1208中，因為致能電壓EV是要使第二輸入接收單元204總是維持開啟，所以在本發明的另一實施例中，致能電壓EV亦可為第一電壓VDD。在步驟1210中，如圖4所示，因為第二P型金氧半電晶體2044、第一N型金氧半電晶體2046和第二N型金氧半電晶體2048是做為反相器，所以當反相致能電壓EVB是為反相致能電壓EVB的低電位時，第二輸入接收單元204可產生並輸出跟隨外部致能信號XCKE變化的第二致能信號SES。此時，第二致能信號SES是為第二致能信號SES的高電位。在步驟1212和步驟1224中，如圖5所示，延遲單元206隻有當第二致能信號SES是從第二致能信號SES的高電位變化至第二致能信號SES的低電位時，延遲單元206所輸出的喚醒信號WU的變化才會落後第二致能信號SES的變化預定時間，亦即喚醒信號WU的變化亦落後第一致能信號FES的變化預定時間。延遲單元206在第二致能信號SES的其它變化時，延遲單元206所輸出的喚醒信號WU的變化是同步於第二致能信號SES的變化，亦即喚醒信號WU的變化亦同步於第一致能信號FES的變化。在步驟1216中，如圖2所示，第一邏輯單元208即可根據喚醒信號WU的高電位和第一致能信號FES的高電位，產生並輸出具有高電位的內部致能信號ICKE至致能緩存器210。因此，致能緩存器210即可根據一內部頻率ICLK，將所輸出的一閂鎖頻率致能信號LCKE閂鎖在閂鎖頻率致能信號LCKE的低電位，導致接收閂鎖頻率致能信號LCKE的系統緩衝器(例如動態隨機存取內存的頻率緩衝器、位置緩衝器、指令緩衝器或數據緩衝器)被關閉，亦即系統進入省電模式。在步驟1218中，喚醒信號WU的低電位會關閉第一輸入接收單元202以及內部頻率產生器216。因此，系統可以更省電。此時，第一致能信號FES是為第一致能信號FES的高電位。在步驟1222中，如圖4所示，因為反相致能電壓EVB是為反相致能電壓EVB的低電位，所以第二輸入接收單元204可產生並輸出跟隨外部致能信號XCKE變化的第二致能信號SES。此時，第二致能信號SES是為第二致能信號SES的高電位。在步驟1224中，延遲單元206可根據的高電位的第二致能信號SES，產生高電位的喚醒信號WU。在步驟1228中，第一邏輯單元208即可根據喚醒信號WU的高電位，產生並輸出具有高電位的內部致能信號ICKE至致能緩存器210。因此，致能緩存器210即可根據內部頻率ICLK，將所輸出的閂鎖頻率致能信號LCKE閂鎖在閂鎖頻率致能信號LCKE的高電位，導致接收閂鎖頻率致能信號LCKE的系統緩衝器被開啟，亦即系統離開省電模式。綜上所述，本發明所提供的輸入接收電路及其操作方法具有下列優點：第一、本發明在進入省電模式時，因為第一輸入接收單元和內部頻率產生器可被關閉，以及第二輸入接收單元的低功耗，所以相較於現有技術，本發明的功耗較小；第二、本發明在進入省電模式時，因為第一致能信號被維持在第一致能信號的高電位，所以本發明所輸出的內部致能信號具有良好的設定時間(setuptime)與維持時間(holdtime)；第三、本發明在離開省電模式時，因為第一輸入接收單元會快速地由關閉到開啟，所以本發明所輸出的內部致能信號具有快速的反應時間與較佳的噪聲免疫能力。雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，在不背離本發明精神及其實質的情況下，熟悉本領域的技術人員當可根據本發明作出各種相應的改變和變形，但這些相應的改變和變形都應屬於本發明所附的權利要求的保護範圍。