一種疊層片式壓敏電阻網絡及其製作方法
2023-05-19 15:48:26
專利名稱：一種疊層片式壓敏電阻網絡及其製作方法
技術領域：
本發明屬於電子元器件領域，尤其涉及一種疊層片式壓敏電阻網絡及其制 作方法。
背景技術：
瞬變電壓和浪湧電壓以及靜電i丈電(Electro-Static Discharge ， ESD)對集成 電路和半導體器件的破壞是眾所周知的，即半導體器件對電壓和電流的浪湧十 分敏感，即使10-6數量級靜電噪聲也可能導致元器件、電路損壞或失效。而近 年來集成電路和半導體器件的低電壓發展趨勢明顯,尤其是低電壓操作的手持 式電子產品的發展使得過電壓保護元器件變得越來越重要，因此抑制瞬變電壓、 浪湧電壓及ESD的片式元件無疑不可缺少。
隨著移動通信、個人數據處理機(Personal Digital Assistant, PDA)、計 算機等設備的不斷小巧化，功能多樣化，內部電路設計的複雜化，對抑制瞬變 電壓、浪湧電壓及ESD的防護需求也不斷增加，而壓每文電阻器也#^廣泛應用於 此類保護電路中。
傳統的片式壓敏電阻器為單個獨立產品，在多線路保護方面，佔用面積大， 不利於設備小型化，元件安裝效率低，造成整機成本高。
發明內容
本發明實施例的目的在於提供一種體積小、安裝效率高、成本低的疊層片 式壓^:電阻網絡。
本發明實施例是這樣實現的， 一種疊層片式壓敏電阻網絡，所述疊層片式 壓敏電阻網絡包括下介質層；形成於所述下介質層上的多個壓敏電阻單元，所述多個壓^:電阻單元之間相互獨立；連接至所述多個壓^i文電阻單元的兩個端 部的端電極；以及上介質層，與附著有多個壓敏電阻單元的下介質層結合；所 述壓敏電阻單元進一步包括內電極，附著於所述下介質層上；以及壓每丈電阻 膜，覆蓋於所述內電極上。
其中，所述多個壓每丈電阻單元通過所述端電極構成並聯形式。 其中，所述壓敏電阻膜通過疊印或流延的方式覆蓋於所述內電極上。 其中，所述下介質層和上介質層由壓敏陶瓷粉料與粘合劑、溶劑、增塑劑 充分球磨混合成粘度為20 - 500PaS的漿料製成。
其中，所述上介質層是通過流延的方式在附著有多個壓敏電阻單元的下介 質層上形成。
其中，所述端電極是採用塗銀機在所述多個壓敏電阻單元的兩個端部塗銀 後燒銀形成。
本發明實施例的目的還在於提供一種製作上述疊層片式壓敏電阻網絡的方 法，所述方法包括下述步驟
步驟1:配料將壓敏陶瓷粉料與粘合劑、溶劑、增塑劑充分球磨混合成 粘度為20 - 500PaS的漿灃+;
步驟2:流延成型採用步驟l中的漿料製作下介質層，在下介質層上設 置多個壓敏電阻單元，即在下介質層上印刷設定圖案的內電極漿料，然後烘乾； 採用步驟1中的漿料流延形成覆蓋在內電極圖案之上的壓敏電阻膜，然後煤幹； 重複進行印刷圖案和流延壓敏電阻膜步驟至設定的層數；在附著有多個壓敏電 阻單元的下介質層上流延上介質層；
步驟3:製作端電極採用專用的異形塗銀機根據壓敏電阻網絡端電極形 狀選用合適的塗銀滾輪，將端電極形狀移印在瓷片之上，然後經燒銀完成端電 極製作。
其中，所述方法進一步包括下述步驟
步驟4:表面處理在步驟3中的壓敏電阻網絡表面除端電極外的地方塗敷保護層。
其中，所述保護層為玻璃、絕緣陶瓷、酚醛樹脂、環氧樹脂、矽樹脂中的 一種或多種。
其中，所述方法進一步包括下述步驟
步驟5:將表面處理後的壓敏電阻網絡經電鍍、分選得到疊層片式壓敏電 阻網絡成品。
本發明實施例提供的疊層片式壓敏電阻網絡將多個分立的壓敏電阻單元集 成為一體，在多線路過壓保護方面方便使用，提高了元件安裝密度和效率，降 低了整機成本，實現了小型化；同時在壓敏電阻網絡除端電極外的瓷體上形成 均勻緻密、耐溼的保護層，有效解決了壓敏電阻網絡在電鍍的過程中導致的擴 散和帶來性能變差的問題，使壓敏電阻網絡更易於進行電鍍鎳、錫處理，大大 提高了產品的焊接可靠性。
圖1是本發明實施例提供的疊層片式壓敏電阻網絡的結構示意圖； 圖2是本發明實施例提供的疊層片式壓敏電阻網絡的分解結構示意圖； 圖3是本發明實施例提供的製作疊層片式壓敏電阻網絡的方法流程圖； 圖4是本發明第一實施例提供的疊層片式壓敏電阻網絡的立體結構示意圖。
具體實施例方式
為了使本發明的目的、技術方案及優點更加清楚明白，以下結合附圖及實 施例，對本發明進行進一步詳細說明。應當理解，此處所描述的具體實施例僅 僅用以解釋本發明，並不用於限定本發明。
本發明實施例提供的疊層片式壓敏電阻網絡將多個分立的壓敏電阻單元集 成為一體，在多線路過壓保護方面方便使用，提高了元件安裝密度和效率，降
6低了整機成本，實現了小型化。
本發明實施例提供的疊層片式壓敏電阻網絡可以應用於移動通信、PDA 、 計算機等電子設備在多線路過壓保護電路中的高效安裝。圖l是本發明實施例 提供的疊層片式壓敏電阻網絡的結構示意圖，圖2是本發明實施例提供的疊層 片式壓敏電阻網絡的分解結構示意圖；為了便於說明，僅示出了與本發明實施 例相關的部分，詳述如下。
疊層片式壓壽丈電阻網絡包括下介質層l、多個壓壽丈電阻單元2、端電極3 以及上介質層4;其中，多個壓敏電阻單元2形成於下介質層1上；多個壓敏 電阻單元2之間相互獨立；端電極3連接至多個壓敏電阻單元2的兩個端部， 多個壓敏電阻單元2之間通過端電極3連接；上介質層4與附著有多個壓敏電 阻單元2的下介質層1結合；壓敏電阻單元2進一步包括附著於下介質層上 的內電極21以及覆蓋於內電極上的壓敏電阻膜22。
在本發明實施例中，多個壓敏電阻單元2通過端電極3構成並聯形式。
作為本發明的一個實施例，壓敏電阻膜通過疊印或流延的方式覆蓋於內電 極上。
在本發明實施例中，下介質層1和上介質層4由壓敏陶瓷粉料與粘合劑、 溶劑、增塑劑充分球磨混合成粘度為20 - 500PaS的漿料製成。
作為本發明的一個實施例，上介質層4是通過流延的方式在附著有多個壓 敏電阻單元2的下介質層1上形成。
在本發明實施例中，端電極是採用塗銀機在多個壓敏電阻單元2的兩個端 部塗銀後燒銀形成。
本發明實施例提供的疊層片式壓敏電阻網絡在成型過程中將多個分立的壓 敏電阻單元集成為一體，應用於多線路過壓保護方面，很大程度上提高了元件 安裝密度和效率，降低了整機成本，同時也實現了小型化。
圖3示出了本發明實施例提供的製作疊層片式壓敏電阻網絡的方法流程， 為了便於說明，僅示出了與本發明實施例相關的部分，詳述如下。製作上述疊層片式壓敏電阻網絡的方法包括下述步驟
在步驟S31中，配料將壓敏陶瓷粉料與粘合劑、溶劑、增塑劑充分球磨 混合成粘度為20 - 500PaS的漿料；
在步驟S^中，流延成型採用步驟S31中的漿料製作下介質層，在下介 質層上設置多個壓^:電阻單元，即在下介質層上印刷設定圖案的內電極漿料， 然後烘乾；採用步驟S31中壓敏電阻漿料流延形成的壓敏電阻膜覆蓋在內電極 圖案之上，然後烘乾；重複進行印刷圖案和流延壓敏電阻膜步驟至設定的層數； 在附著有多個壓敏電阻單元的下介質層上流延上介質層；
在步驟S33中，製作端電極採用專用的異形塗銀機根據壓敏電阻網絡端 電極形狀選用合適的塗銀滾輪，將端電極形狀移印在瓷片之上，然後經燒銀完 成端電極製作。
在本發明實施例中，上述製作疊層片式壓^:電阻網絡的方法還進一步包括 下述步驟
在步驟S34中，表面處理在步驟S33中的壓敏電阻網絡表面除端電極外 的地方塗敷保護層。其中，保護層可以為玻璃、絕緣陶瓷、酚醛樹脂、環氧樹 脂、矽樹脂中的一種或多種。
作為本發明的一個實施例，在壓敏電阻網絡除端電極外的其餘瓷體上形成 均勻緻密、耐溼的保護層，有效解決了壓敏電阻網絡在電鍍的過程中導致的擴 散和帶來性能變差的問題，使壓敏電阻網絡更易於進行電鍍鎳、錫處理，大大 提高了產品的焊接可靠性。
在步驟S35中，將表面處理後的壓敏電阻網絡經電鍍、分選得到疊層片式 壓壽丈電阻網絡成 品o
本發明實施例提供的疊層片式壓敏電阻網絡採用多層陶瓷低溫共燒技術， 將壓敏電阻材料與內電極材料，按一定電路模式集成共燒，形成一體化結構的
陶資多元組件；具有多端電極引出和規則的矩形尺寸，避免各種異形結構，實 現自動高速貼裝。與傳統的片式壓敏電阻器相比，疊層片式壓敏電阻網絡因具有一體化集成結構，提高了器件的可靠性，高度集成化提高了元件安裝密度和 效率，降低了整機成本。
為了更進一步的說明本發明提供的疊層片式壓敏電阻網絡，圖4示出了第 一實施例提供的疊層片式壓敏電阻網絡的立體結構，詳述如下
疊層片式壓敏電阻網絡中集成了四個分立的壓敏電阻單元，各個分立的壓 敏電阻單元在整個壓敏電阻網絡中採取並聯或串聯或串、並聯結合的方式組成。 其中，IO為壓壽丈電阻基體，四個內電才及211、 212、 213、 214i殳置於壓壽丈電阻 基體10上，四個端電才及31、 32、 33、 34形成於壓敏電阻單元的兩個端部；5 為包封層。這樣將多個分立的壓敏電阻單元集成在一個疊層片式壓敏電阻網絡 中通過共燒成型，提高了各個分立的壓敏電阻單元的一致性和可靠性；在多線 路過壓保護方面方便使用，很大程度上提高了元件安裝密度和效率。
本發明實施例提供的疊層片式壓敏電阻網絡將多個分立的壓敏電阻單元集 成為一體，在多線路過壓保護方面方便使用，提高了元件安裝密度和效率，降 低了整機成本，實現了小型化；同時在壓敏電阻網絡除端電極外的其餘瓷體上 形成均勻緻密、耐溼的保護層，有效解決了壓敏電阻網絡在電鍍的過程中導致 的擴散和帶來性能變差的問題，使壓敏電阻網絡更易於進行電鍍鎳、錫處理， 大大提高了產品的焊接可靠性。
以上所述僅為本發明的較佳實施例而已，並不用以限制本發明，凡在本發 明的精神和原則之內所作的任何修改、等同替換和改進等，均應包含在本發明 的保護範圍之內。
權利要求
1、一種疊層片式壓敏電阻網絡，其特徵在於，所述疊層片式壓敏電阻網絡包括下介質層；形成於所述下介質層上的多個壓敏電阻單元，所述多個壓敏電阻單元之間相互獨立；連接至所述多個壓敏電阻單元的兩個端部的端電極；以及上介質層，與附著有多個壓敏電阻單元的下介質層結合；所述壓敏電阻單元進一步包括內電極，附著於所述下介質層上；以及壓敏電阻膜，覆蓋於所述內電極上。
2、 如權利要求1所述的疊層片式壓敏電阻網絡，其特徵在於，所述多個壓 敏電阻單元通過所述端電^L構成並^:形式。
3、 如權利要求1所述的疊層片式壓敏電阻網絡，其特徵在於，所述壓敏電 阻膜通過疊印或流延的方式覆蓋於所述內電極上。
4、 如權利要求1所述的疊層片式壓敏電阻網絡，其特徵在於，所述下介質 層和上介質層由壓敏陶瓷粉料與粘合劑、溶劑、增塑劑充分球磨混合成粘度為 20-500PaS的漿津+製成。
5、 如權利要求1所述的疊層片式壓敏電阻網絡，其特徵在於，所述上介質 層是通過流延的方式在附著有多個壓敏電阻單元的下介質層上形成。
6、 如權利要求1所述的疊層片式壓敏電阻網絡，其特徵在於，所述端電極 是採用塗銀機在所述多個壓敏電阻單元的兩個端部塗銀後燒銀形成。
7、 一種製作權利要求1所述的疊層片式壓敏電阻網絡的方法，其特徵在於， 所述方法包括下述步驟步驟1:配料 壓敏陶瓷粉料與粘合劑、溶劑、增塑劑充分球磨混合成 粘度為20 - 500PaS的漿料；步驟2:流延成型採用步驟1中的漿料製作下介質層，在下介質層上設 置多個壓敏電阻單元，即在下介質層上印刷設定圖案的內電極漿料，然後烘乾； 釆用步驟1中的漿料流延形成覆蓋在內電極圖案之上的壓敏電阻膜，然後烘乾； 重複進行印刷圖案和流延壓敏電阻膜步驟至設定的層數；在附著有多個壓敏電 阻單元的下介質層上流延上介質層；步驟3:製作端電極採用專用的異形塗銀機根據壓敏電阻網絡端電極形 狀選用合適的塗銀滾輪，將端電極形狀移印在f:片之上，然後經燒銀完成端電極製作。
8、 如權利要求7所述的方法，其特徵在於，所述方法進一步包括下述步驟 步驟4:表面處理在步驟3中的壓敏電阻網絡表面除端電極外的地方塗敷保護層。
9、 如權利要求8所述的方法，其特徵在於，所述保護層為玻璃、絕緣陶瓷、 酚醛樹脂、環氧樹脂、矽樹脂中的一種或多種。
10、 如權利要求8所述的方法，其特徵在於，所述方法進一步包括下述步驟步驟5:將表面處理後的壓敏電阻網絡經電鍍、分選得到疊層片式壓敏電 阻網絡成品。
全文摘要
本發明適用於電子元器件領域，提供了一種疊層片式壓敏電阻網絡及其製作方法；疊層片式壓敏電阻網絡包括下介質層；形成於下介質層上的多個壓敏電阻單元，多個壓敏電阻單元之間相互獨立；連接至多個壓敏電阻單元的兩個端部的端電極；以及上介質層，與附著有多個壓敏電阻單元的下介質層結合；壓敏電阻單元進一步包括附著於下介質層上的內電極以及覆蓋於內電極上的壓敏電阻膜。本發明提供的疊層片式壓敏電阻網絡將多個分立的壓敏電阻單元集成為一體，在多線路過壓保護方面方便使用，提高了元件安裝密度和效率，降低了整機成本，實現了小型化。
文檔編號H01C7/10GK101620902SQ20091010918
公開日2010年1月6日 申請日期2009年7月30日 優先權日2009年7月30日
發明者丁曉鴻, 付賢民, 尚曉雲, 徐平友, 徐鵬飛, 凜 段, 馬建華, 波 黃, 黃寒寒 申請人:深圳振華富電子有限公司;中國振華(集團)科技股份有限公司