存儲器陣列中多電平檢測的裝置和方法
2023-05-05 06:02:36 2
專利名稱：存儲器陣列中多電平檢測的裝置和方法
技術領域：
本發明一般涉及半導體存儲器，更具體的，涉及用於對從存儲單元收到的信號的多電平檢測的器件。
背景技術：
在本領域中，例如隨機存取存儲器(RAM)、只讀存儲器(ROM)、非易失存儲器(NVM)等存儲器件是眾所周知的。存儲器件包括存儲單元陣列以及用來管理、編程/擦除和數據恢復操作的外圍支持系統。
這些器件通過提供輸出電信號為存儲其中的數據提供指示。被稱作檢測放大器(SA)的器件用來檢測信號並確定其邏輯內容。
通常，檢測放大器通過將單元的輸出(電壓或電流)與門限電平(電壓或電流)相比較，來確定存儲在單元中的邏輯值。如果輸出高於門限，則確定單元被擦除(邏輯值1)，如果輸出低於門限，則確定單元被編程(邏輯值0)。
門限電平一般設置為在預計擦除和編程電平之間的電平，該電平足夠高(或離兩個預計電平足夠遠)從而在輸出中的噪聲不會引起錯誤的結果。
在
圖1中示出了現有技術中的檢測放大器電路的例子。該檢測放大器電路與授予Alexander Kushnarenko和Oleg Dadashev的標題為「Structure andmethod for high speed sensing of memory array」的美國專利6469929中介紹的檢測放大器類似。
圖1示出了現有技術中用於存儲陣列110的檢測系統，包括以任何數量的行和列排列的多個存儲單元。為了說明的目的，假設要讀(即，檢測)存儲單元111。存儲單元111具有連接到陣列位線BN和BN+1的漏極和源極端子，和連接到字線W1的控制端子。存儲單元111使用列解碼器104(用來選擇陣列位線)和行解碼器103(用來選擇字線)選擇性地連接到系統位線BL。系統位線BL還包括與連接到選中的陣列位線上的存儲單元的數量成正比的相關聯的寄生電容CBL。
同樣，對於存儲陣列112，存儲單元113具有連接到陣列位線BM和BM+1的漏極和源極端子，以及連接到字線W1的控制端子。存儲單元113使用列解碼器105(用來選擇陣列位線)和行解碼器106(用來選擇字線)選擇性地連接到系統位線BL_REF。系統位線BL還包括與連接到選中的陣列位線上的存儲單元的數量成正比的相關聯的寄生電容CREF_BL。
為了讀(即，檢測)在存儲器陣列110中的存儲單元111的狀態，陣列位線BN連接到系統位線BL，陣列位線BN+1連接到預定電壓(例如，地)，字線W1連接到讀電壓(例如，3V)。提供上述連接的解碼器103和104的操作是眾所周知的，因此在這裡不做詳細介紹。
前面的段落以及隨後的介紹，做必要修訂後，對於存儲器陣列112中的存儲單元113，即，在圖1右側的電路也是同樣適用的。
為了確保檢測放大器145正確地檢測到存儲單元111的邏輯狀態，在對存儲單元111的檢測之前，系統位線BL可以充電到預定電平(例如，大約2V)。系統位線BL的最佳充電有利於迅速轉變到預定電壓而沒有過衝該預定電壓。使用充電啟動器件P2啟動該充電操作，並且使用快速和有效充電系統位線BL的控制部件120(圖1右側的控制部件121)來有利地控制該充電操作。
具體地說，為了啟動充電操作，激活信號CHARGE開啟充電啟動器件P2(在圖1右側中為P7)。充電啟動器件P2可以包括PMOS(p溝道金屬氧化物半導體)電晶體，其中激活信號CHARGE為邏輯0。當導通時，充電啟動器件P2將由檢測放大器145(在下面詳細說明)提供的上拉信號傳輸到控制部件120。
控制部件120由包括NMOS(n溝道金屬氧化物半導體)電晶體N1(在圖1右側為N2)的靜態鉗位電路以及包括PMOS電晶體P1(在圖1右側中為P8)的動態鉗位電路構成。電晶體N1具有連接到充電啟動器件P2的漏極，以及連接到系統位線BL的源極。電晶體N1在其柵極上接收偏置電壓VB。偏置電壓VB是電晶體N1的柵極偏置電壓，定義如下VTN＜VB＜VBLD+VTN其中VBLD是在位線BL上所需的電壓，VTN是n型電晶體的門限電壓(例如，0.6V)。這樣，電晶體N1非常迅速的充電位線BL到VB-VTN。此時，電晶體N1轉換為不導通，即，靜態鉗位解除，激活動態鉗位(在下面說明)。
控制部件120的動態鉗位電路包括源極連接到充電啟動器件P2(還連接著電晶體N1的漏極)，漏極連接到系統位線BL(還連接著電晶體N1的源極)的PMOS電晶體P1。動態鉗位電路還包括比較器C1(在圖1右側為C2)，比較器比較基準電壓BIAS和位線電壓VBL(BL)，然後輸出代表比較結果的信號VG。具體地說，如果VBL小於BIAS，則比較器C1輸出低電平信號VG，如果VBL大於BIAS(即如果比較器C1被終端)，則輸出高電平信號VG。基準電壓BIAS大致等於在系統位線BL上所需的位線電壓VBLD。電晶體P1在其控制柵極上接收信號VG。
檢測放大器145可以包括第一級130和131以及第二級140。第一級130包括由漏極和柵極連接到電源電壓VDD，源極連接到充電啟動器件P2的NMOS電晶體構成的上拉器件N4，以及由漏極和柵極連接到充電啟動器件P2，源極連接到電源電壓VDD的PMOS電晶體構成的電流檢測器件P3。注意，在該結構中，電流檢測器件P3起著二極體的有益作用，這將在下面進一步詳細說明。
第一級131與第一級130具有相同的結構。具體地說，第一級131包括由漏極和柵極連接到電源電壓VDD，源極連接到充電啟動器件P7的NMOS電晶體構成的上拉器件N3，以及由漏極和柵極連接到充電啟動器件P7，源極連接到電源電壓VDD的PMOS電晶體構成的電流檢測器件P6。
在充電啟動器件P2(在圖1右側為P7)激活之後，兩個上拉電晶體N4(N3)以及電流檢測器件P3(P6)強烈導通。在充電操作期間，系統位線BL最初通過上拉電晶體N4(N3)接收VDD-VTN的上拉電壓。然後，通過電流檢測器件P3(P6)，系統位線BL上的電壓增加到VDD-VTP，其中VTP是PMOS電晶體的門限電壓。注意，電壓VDD-VTP基本上等於所希望的系統位線電壓VBLD。此時，系統位線BL上增加的電壓切斷上拉電晶體N4(N3)。因為連接電流檢測器件P3(P6)作為二極體，所以只探測電流IBL(IBL_REF)。因此，根據檢測到的存儲單元的狀態，預定的電流流過電流檢測器件P3(P6)。
在第一級130和131中的電流檢測器件P3和P6分別具有在第二級140中提供的電流鏡。具體地說，流過PMOS電晶體P4的電流I1反映了流過電流檢測器件P3的電流IBL，而流過PMOS電晶體P5的電流I2反映了流過檢測器件P6的電流IBL_REF。流過電流檢測器件P3和PMOS電晶體P4的電流比限定了第一級130的增益，而流過電流檢測器件P6和PMOS電晶體P5的電流比限定了第一級131的增益。鎖存電路141(例如，放大器塊)放大並比較電流I1和I2。
除非電源電壓VDD大於最小電壓VDD_MIN，否則檢測放大器145不能正常工作，最小電壓VDD_MIN定義如下VDD_MIN＝VDIODE_MAX+VBL_MIN+VP1/P8+VP2/P7(1)在等式(1)中，VDIODE_MAX是PMOS電晶體P3或PMOS電晶體P6的最大電壓降，VBL_MIN是用於非易失存儲技術的最小可接收位線電壓，VP1/P8是PMOS電晶體P1(或PMOS電晶體P8)的漏極到源極電壓降，VP2/P7等於PMOS電晶體P2(或PMOS電晶體P7)的漏極到源極電壓降。
例如，如果VDIODE_MAX等於1.0伏特，VBL_MIN等於1.8伏特，VP1/P8和VP2/P7等於0.05伏特，則最小電源電壓VDD_MIN等於2.9伏特(1.8V+1V+0.05V+0.05V)。在這種情況下，在所使用的電源電壓VDD低於2.9伏特的應用中，不能使用存儲器件100。
此外，檢測放大器第一級130和131對電源電壓VDD中的噪聲敏感。在讀操作期間，如果VDD電源電壓上升到增加的電壓VDD_OVERSHOOT，則PMOS電晶體P3和P6的漏極上的電壓VSA1和VSA2上升到大致等於VDD_OVERSHOOT減去二極體電壓降的電平。然後，如果電源電壓VDD下降到降低的電壓VDD_UNDERSHOOT，則電晶體P3和P6切斷。此時，檢測放大器第一級130和131不能操作，直到單元電流IBL和IBL_REF將電壓VSA1和VSA2放電。如果單元電流IBL較低，則檢測放大器第一級130仍保持切斷，直到讀操作結束，從而導致讀操作失敗。
因此，希望提供一種監測系統，可以適應低的電源電壓並且容忍電壓波動。
發明概述如在下面更詳細的介紹，本發明試圖提供一種用於在存儲器陣列中進行多電平檢測的裝置和方法。
本發明能在低電壓操作下進行多電平檢測。該多電平檢測對Vdd噪聲不敏感(過衝/下衝)。
因此，根據本發明的實施例提供一種用於檢測來自存儲器陣列中的陣列單元的接收信號的方法，該方法包括以下步驟，產生與存儲器陣列的選中的陣列單元的電流成正比的模擬電壓Vddr，並將模擬電壓Vddr與基準模擬電壓Vcomp比較，以產生輸出數位訊號。
根據本發明的實施例，該方法還包括提供與陣列單元具有相同的結構和相同的電流路徑的基準單元的基準部件，並且提供漏極驅動器，用於驅動存儲器陣列的漏極位線和基準部件的基準漏極位線，其中漏極驅動器產生模擬電壓Vddr。
此外，根據本發明的實施例，如果模擬電壓Vddr大於基準模擬電壓Vcomp，則輸出低輸出數位訊號，如果模擬電壓Vddr不大於基準模擬電壓Vcomp，則輸出高輸出數位訊號。
根據本發明的實施例，其方法還包括將存儲器陣列和基準部件放電、將存儲器陣列和基準部件充電，從而分別產生陣列單元信號和基準信號以及定時信號，當定時信號達到預定電平時產生讀信號，並且一旦產生讀信號，就根據單元與基準信號的差產生檢測信號。
根據本發明的實施例還提供檢測存儲單元的方法，該方法包括將來自存儲單元的信號轉換為時間延遲，並通過將時間延遲與基準部件的時間延遲相比較來檢測存儲單元的步驟。時間延遲可以包括數位訊號延遲。至少可以比較時間延遲的上升和下降時間中的一個。將來自存儲單元的信號轉換為時間延遲包括產生與存儲單元的電流成正比的模擬電壓Vddr。將模擬電壓Vddr與基準模擬電壓Vcomp比較，以產生輸出數位訊號。
根據本發明的實施例還提供檢測從存儲器陣列中的陣列單元接收的信號的裝置，該裝置包括適於產生與選中的存儲器陣列的陣列單元的電流成正比的模擬電壓Vddr的漏極驅動器，以及適於將模擬電壓Vddr與基準模擬電壓Vcomp比較以產生輸出數位訊號的比較器。
根據本發明的實施例，基準部件具有與陣列單元相同結構和相同電流路徑的基準單元，其中漏極驅動器適於驅動存儲器陣列的漏極位線和基準部件的基準漏極位線。數據部件接收輸出數位訊號。
此外，根據本發明的實施例，比較器將模擬電壓Vddr與基準模擬電壓Vcomp比較，並按以下方式產生輸出數位訊號如果模擬電壓Vddr大於基準模擬電壓Vcomp，則輸出低輸出數位訊號，如果模擬電壓Vddr不大於基準模擬電壓Vcomp，則輸出高輸出數位訊號。
根據本發明的實施例，還提供檢測存儲單元的裝置，包括適於將來自存儲單元的信號轉換為時間延遲的驅動器，以及適於將該時間延遲與基準單元的時間延遲相比較的比較器。
附圖簡介通過下面結合附圖的詳細介紹將更全面地了解和認識本發明，其中圖1是現有技術中用於存儲器陣列的檢測系統的簡化圖，其中包括以任意行和列排列的多個存儲單元；圖2是根據本發明的實施例構成並工作的存儲器檢測系統的簡化框圖；圖3是根據本發明的實施例可以由存儲器檢測系統讀取的存儲單元陣列的簡化框圖；圖4是根據本發明的實施例構成並工作的存儲器檢測系統的漏極驅動器的簡化框圖；圖5是根據本發明的實施例的漏極驅動器的信號波形的簡化圖；圖6是根據本發明的實施例的圖2的存儲器檢測系統的比較器信號的波形的簡化圖；圖7是根據本發明的實施例構成並工作的存儲器檢測系統的數據部件的簡化框圖；圖8是根據本發明的實施例的存儲器檢測系統的基準存儲單元的門限電壓分布的簡化圖；圖9是根據與圖5不同的本發明的另一個實施例的漏極驅動器的信號波形的簡化圖；圖10是根據本發明的另一個實施例的存儲器檢測系統的簡化框圖；圖11是根據本發明的一個實施例構成並工作的用於圖10中的實施例的漏極驅動器的簡化圖；以及圖12是圖10的實施例的漏極驅動器的信號波形的簡化圖。
發明的詳細介紹參考圖2，圖2示出了根據本發明的實施例構成並工作的存儲器檢測系統。同時參考圖3，圖3示出了根據本發明的實施例可以由存儲器檢測系統讀取的存儲單元陣列10。
陣列10的存儲單元排列成行和列，並且在讀、編程或擦除操作期間，通過在相關的字線和位線上施加適當的電壓訪問每個存儲單元。例如，如圖3所示，存儲單元MCji的柵極端子優選連接到相關字線(WL)WLi，漏極和源極端子優選連接到相關的位線(BL)BLj和3Lj+1。
根據輸入的地址信號Xaddrh:0和Yaddrp:0分別使用字線控制電路，即，行解碼器12，和位線控制電路，即，列解碼器14，可以尋址陣列10的存儲單元。行解碼器12為WL提供適當的字線電壓。列解碼器14將選中的存儲單元的漏極位線(DBL)和源極位線(SBL)連接到相應的DBL和SBL輸入端。
由圖2和3可以看出，連接到相同的選中的字線上的多個存儲單元可以被同時訪問。例如，可以同時訪問k+1個存儲單元。因此，列解碼器14具有k+1個DBL和SBL節點DBLk:0、SBLk:0。由圖3可以看出，根據檢測方法的一個實施例，在讀操作期間，節點SBLk:0可以接地(GND)。選中的存儲單元的源極電壓接近GND。
如圖2所示，存儲器檢測系統包括一個或多個基準部件16，該基準部件16具有與陣列單元的結構和電流路徑相同的一個或多個基準存儲單元(RMC)。基準部件仿效(emulate)在從節點DBL通過要讀出的MC到節點SBL的電流路徑中經過的元件。這可能為兩個路徑提供RC(電阻-電容)匹配。
可以提供漏極驅動器18，用來驅動陣列10的漏極位線和基準部件16的基準漏極位線。現在參考圖4，圖4示出了根據本發明的實施例的合適的漏極驅動器18的例子。漏極驅動器18包含PMOS(p溝道金屬氧化物半導體)上拉電晶體M0，其中M0的柵極端子接收邏輯信號輸入(chargeb)，M0的源極端子接收電壓輸入Vps，漏極端子連接到節點20。提供NMOS(n溝道金屬氧化物半導體)鉗位電晶體M1，其漏極端子通過節點20連接到PMOS上拉電晶體M0的漏極端子，柵極端子接收輸入Vblr，其源極端子連接到列解碼器14的DBL輸入。集成的電容器Cint連接到節點21，節點21連接到節點20和節點ddr。
在讀操作期間，漏極驅動器18完成兩個功能a.在讀操作期間為存儲單元提供所需的漏極電壓，以及b.在結點ddr產生與選中的存儲單元的電流成正比的信號(電壓Vddr)。
為了提供所需的漏極電壓，通過開的PMOS上拉電晶體M0電壓Vps施加到NMOS鉗位電晶體M1的漏極。由柵極的電壓Vblr控制的NMOS電晶體M1鉗位其漏極電壓Vps，並將降低的電壓Vd＝Vblr-VgsM1傳送到列解碼器14的DBL輸入。降低的電壓由列解碼器14傳送到陣列10的存儲單元的漏極端子。
現在參考圖5說明在節點ddr處信號的產生，圖5示出了根據本發明的實施例的漏極驅動器的信號波形。在時間T1之前，邏輯信號chargeb為高，由此PMOS上拉電晶體M0切斷(不導通)。在時間T1，信號chargeb降低到0V，PMOS上拉電晶體M0開啟(即，此時導通)。在從T1到T2的時間段內，信號ddr上升到Vps，選中的存儲單元的漏極位線(兩個DBL節點)充電到電壓Vd。電流開始流過存儲單元。在充電到Vd的過程完成之後，該路徑中的電流逐漸穩定在存儲單元(MC)的讀取電流水平，IMC。
然後，在時間T2，信號chargeb返回到高電平Vps，從而重新切斷PMOS電晶體M0。直到時間T2，信號boost可選擇為接地。緊接著時間T2之後，信號boost從0V上升到Vboost。響應於信號boost，節點ddr的電壓從之前的電平Vps上升到電壓Vps+Vbst，這裡
Vbst＝Vboost*C∑/Cint(2)其中C∑是節點ddr的總電容；因為電容Cint遠遠大於節點ddr的其它(寄生)電容，所以C∑≈Cint並且Vbst≈Vboost。
在時間T2之後，電壓Vddr根據如下等式減小Vddrα(t)＝Vps+Vboost-Iα*t/Cint，α＝0，k(3)其中Iα是流過節點DBLα的電流，等於IMC。
由等式(3)可以看出，電流IMCij在電容Cint上積分。電壓Vddr相對於選中的MC電流IMCji線性變化，並且與電容器Cint的電容反比變化。
只要Vddr大於Vd一定的裕量(例如，大約0.2V-0.3V的數量級)，NMOS電晶體M1就在飽和狀態下工作。節點ddr的電容獨立於容量大於Cint幾個數量級的漏極位線的電容。在Vddr(t)增加的時間內，節點DBL和BL的電壓保持在Vd，因此，選中的存儲單元Mcji的漏極-源極電壓也保持恆定。
如上所述，用來驅動陣列10的漏極位線的漏極驅動器18(即，圖2中的漏極驅動器0:k)優選與基準部件16的漏極驅動器(即，圖2中的漏極驅動器ref0:refm)相同。因此，信號rddrm:0形成為類似於ddr(t)Vrddrβ＝Vps+Vboost-Iβ*t/Cint，β＝0，m(4)其中Iβ為第α個基準存儲單元的讀取電流。
如圖2所示，存儲器檢測系統包括用於陣列10(即，比較器0:k)和基準部件16(即，比較器ref0:refm)的一個或多個比較器22。比較器22將模擬電壓Vddr與基準模擬電壓Vcomp進行比較，並根據在表1中列出的規則產生輸出數位訊號cmp
表1
信號Vcomp的電壓處於間隔[Vd，Vps+Vbst]內。因此，在T1到T2的時間間隔內，所有信號cmp0:k為低(邏輯值「0」)。信號cmp在以下時刻變為高電平Tcsα＝T2+(Vps+Vboost-Vcomp)*Cint/Iα，α＝0，k(5)相似的等式確定比較器ref0÷rerm的輸出信號轉換的時刻Trcsβ＝T2+(Vps+Vboost-Vcomp)*Cint/Iβ，β＝0，m(6)從等式(6)和(7)可以看出，值Tcsα和Trcsβ是存儲單元電流的反函數。
圖6示出了根據本發明的實施例以及上述說明的比較器信號的波形。
重新參考圖2，比較器22的每個比較器的信號與基準比較器的輸出信號latm:0一起發送到數據部件24的輸入端。數據部件24將比較器信號的上升時間Trise(cmp)與基準比較器的輸出信號latm:0的上升時間Trise(latξ)(ξ＝0，…，m)進行比較。在表2中示出了數據部件24的輸出信號的例子表2
參考圖7，圖7示出了根據本發明的實施例構成並工作的數據部件24的一個例子。信號cmp提供到m個數字鎖存器26的D輸入。每個數字鎖存器26在其Eb輸入中接收基準比較器的lat信號中的一個。數字鎖存器26根據表3所示的規則工作表3
當Eb信號為低電平(邏輯「0」)時，數字鎖存器26將輸入信號D傳送到輸出Q。當Eb信號變為高電平(邏輯「1」)時，數字鎖存器26將之前的值傳送到輸出Q，無論該值是什麼。
在圖2所示的基準部件16(編號從0到m)包括基準存儲單元(Ref0到Refm)。參考圖8，圖8示出了根據本發明的實施例基準存儲單元的門限電壓(Vtref0到Vtrefm)的分布。門限電壓沿Vt軸間隔分布在m+1個區域中。例如，對應於檢測(dblα-ddrα-cmpα)的通道編號α的某些單元的門限電壓Vto可以在區域τ中。這表示門限電壓Vto大於在前一個區域中的門限電壓(即，Vtref0到Vtref(τ-1))，並小於下一個區域中的門限電壓(即，Vtrefτ到Vtrefm)。因此，那個單元的電流Io大於下一個區域中的電流(Irefτ到Irefm)，並小於前一個區域中的電流(Iref0到Iref(τ-1))。因此，對應於那個單元的信號cmpα上升早於信號latτ÷latm並晚於信號lat0÷latτ-1。由此，編號α的數據部件的內部信號Qm:0由如下等式給定Q(τ-1):0＝0，Qm:τ＝1數據解碼器可以根據規則將信號Qm:0轉換為最終數據總線dty:0(以十進位形式)dtdecimal＝Q0+Q1+Q2+…+Qm-1+Qm
通過將十進位轉換為二進位的常規等式可以得到二進位的數據形式dtdecimal＝dq0*2^0+dq1*2^1+dq2*2^2+dq3*2^3+…+dqy*2^y或者以表4的形式表4
基準通道編號(m)與信號dt(y)的位編號之間的關係表示如下m＝2^y-1或者以表5的形式表5
存儲器檢測系統的工作電壓Vps等於Vps_min＝VMlds+Vcd+VMCds+Vcd(7)其中VMlds為在漏極驅動器中的電晶體M1的漏極/源極電壓；Vcd為列解碼器的電壓降；以及VMCds為存儲單元的漏極/源極電壓。
如在本發明的背景中所述，現有技術的最小電源電壓VDD_MIN等於2.9V，並且現有技術的存儲器件100不能用在電源電壓VDD小於2.9V的應用中。但是，在本發明中，最小電源電壓Vps_min比現有技術的VDD_MIN(參見上述在本發明的背景中的等式(1))小VDIODE_MAX，並且接近最小電壓VBL_MIN。例如，VDIODE_MAX大約等於一伏。這意味著本發明可以用在VDD電源電壓小於2.9V，低達1.9V的應用中，改進超過34％。
因此，本發明可以將來自存儲單元的信號(例如，電流)轉換為時間延遲(例如，數位訊號延遲)，並將時間延遲與基準單元的時間延遲進行比較(例如，信號的上升或下降時間)。漏極驅動器在低電壓(接近最小)下工作，產生模擬信號Vddr。信號Vddr優選地與存儲單元的電流成線性關係。存儲單元的電流優選在局部電容上積分。
本發明可以用作多種基準部件的多電平檢測系統。此外，本發明也可用於單基準部件。
注意，在現有技術中，來自存儲單元的信號以一對一的對應關係輸送到檢測放大器。有和檢測放大器數量相同的信號。但是，基準存儲單元並聯連接到所有的檢測放大器。由於它們中的一個(來自陣列)連接到單個檢測放大器，而另一個(來自基準)連接到所有檢測放大器，從而導致在兩個檢測放大器的輸入信號之間明顯的不匹配。這種不匹配會造成讀出數據中的錯誤。相反，在本發明中，來自陣列單元與基準單元的所有模擬信號是匹配的，如上文所述。
參考圖9，圖9示出了根據與圖5不同的本發明的另一個實施例的漏極驅動器的信號波形。在本實施例中，節點Vps連接到系統電壓源Vdd，直到時間Tps，此時用於對讀取路徑的寄生電容充電的功耗最大。在時間Tps，流過結點Vps的電流顯著降低(例如，實際等於IMC)，並且結點Vps切換到比Vdd高的電壓源。本實施例對於增加升壓(boosting)Vddr的可能範圍是有用的。
參考圖10和圖11，圖10示出了根據本發明的另一個實施例的存儲器檢測系統，圖11示出了用於圖10的實施例的漏極驅動器。在本實施例中，節點SBLk:0連接到比較器的輸入端代替ddrk:0信號，如圖10所示。漏極驅動器電路是圖4的漏極驅動器電路的簡化形式。圖12示出了根據本發明的實施例的漏極驅動器的信號波形。信號SBLk:0的發展在授權給Eitan和Dadashev的，並轉讓給本申請的共同受讓人的美國專利6,128,226有所描述。
本領域的技術人員應當理解，本發明並不限於在上面專門示出並介紹的實施例。相反，本發明的範圍包括上面介紹的特徵的組合與部分組合以及本領域的技術人員在閱讀上述介紹後能夠作出的不在現有技術中的修改和變型。
權利要求
1.一種用於檢測從存儲陣列中的陣列單元接收的信號的方法，該方法包括以下步驟產生與所述存儲陣列的選中的陣列單元的電流成正比的模擬電壓Vddr；以及將所述模擬電壓Vddr與基準模擬電壓Vcomp比較，以產生輸出數位訊號。
2.根據權利要求1的方法，還包括提供與所述陣列單元具有相同的結構和相同的電流路徑的具有基準單元的基準部件，並且提供驅動所述存儲陣列的漏極位線和所述基準部件的基準漏極位線的漏極驅動器，其中所述漏極驅動器產生模擬電壓Vddr。
3.根據權利要求1的方法，其中如果所述模擬電壓Vddr大於基準模擬電壓Vcomp，則輸出低輸出數位訊號，如果所述模擬電壓Vddr不大於基準模擬電壓Vcomp，則輸出高輸出數位訊號。
4.根據權利要求1的方法，還包括將所述存儲陣列和所述基準部件放電；對所述存儲陣列和所述基準部件充電，從而分別產生陣列單元信號和基準信號以及定時信號；當所述定時信號達到預定電平時，產生讀信號；以及一旦產生所述讀信號，就根據所述單元信號與基準信號的差產生檢測信號。
5.一種檢測存儲單元的方法，該方法包括如下步驟將來自存儲單元的信號轉換為時間延遲；以及通過將所述時間延遲與基準單元的時間延遲相比較來檢測所述存儲單元。
6.根據權利要求5的方法，其中所述時間延遲包括數位訊號延遲。
7.根據權利要求5的方法，其中將所述時間延遲與基準單元的時間延遲相比較包括所述時間延遲的上升時間和下降時間中的至少一個。
8.根據權利要求5的方法，其中將來自存儲單元的信號轉換為時間延遲包括產生與所述存儲單元的電流成正比的模擬電壓Vddr。
9.根據權利要求8的方法，其中將所述時間延遲與基準單元的時間延遲相比較包括將所述模擬電壓Vddr與基準模擬電壓Vcomp比較，以產生輸出數位訊號。
10.一種檢測接收到的來自存儲陣列中的陣列單元的信號的裝置，該裝置包括漏極驅動器，其適於產生與所述存儲陣列的選中的陣列單元的電流成正比的模擬電壓Vddr；以及比較器，其適於將所述模擬電壓Vddr與基準模擬電壓Vcomp比較，以產生輸出數位訊號。
11.根據權利要求10的裝置，還包括具有與所述陣列單元相同的結構和相同電流路徑的具有基準單元的基準部件，其中所述漏極驅動器適於驅動所述存儲陣列的漏極位線和所述基準部件的基準漏極位線。
12.根據權利要求10的裝置，其中所述比較器將所述模擬電壓Vddr與基準模擬電壓Vcomp比較，並按以下方式產生所述輸出數位訊號如果所述模擬電壓Vddr大於基準模擬電壓Vcomp，則輸出低輸出數位訊號，如果所述模擬電壓Vddr不大於基準模擬電壓Vcomp，則輸出高輸出數位訊號。
13.根據權利要求10的裝置，還包括接收所述輸出數位訊號的數據部件。
14.一種用於檢測存儲單元的裝置，包括適於將來自存儲單元的信號轉換為時間延遲的驅動器，以及適於將所述時間延遲與基準單元的時間延遲相比較的比較器。
15.根據權利要求14的裝置，其中所述時間延遲包括數位訊號延遲。
16.根據權利要求14的裝置，其中所述比較器比較所述時間延遲的上升時間和下降時間中的至少一個。
17.根據權利要求14的裝置，其中所述比較器將所述模擬電壓Vddr與基準模擬電壓Vcomp比較，並按以下方式產生所述輸出數位訊號如果所述模擬電壓Vddr大於基準模擬電壓Vcomp，則輸出低輸出數位訊號，如果所述模擬電壓Vddr不大於基準模擬電壓Vcomp，則輸出高輸出數位訊號。
全文摘要
一種用於檢測來自存儲器陣列中的陣列單元的信號的方法，該方法包括產生與存儲器陣列的選中的陣列單元的電流成正比的模擬電壓Vddr的步驟，以及將模擬電壓Vddr與基準模擬電壓Vcomp比較，以產生輸出數位訊號的步驟。還提供通過將來自存儲單元的信號轉換為時間延遲，並通過將時間延遲與基準部件的時間延遲相比較來檢測存儲單元的檢測存儲單元的方法。並且公開了相關的裝置。
文檔編號G11C16/06GK1574078SQ20041007144
公開日2005年2月2日 申請日期2004年4月29日 優先權日2003年4月29日
發明者奧列格·達達舍夫 申請人:賽芬半導體有限公司