半導體測試結構及測試方法
2023-05-06 00:00:06 1
半導體測試結構及測試方法
【專利摘要】一種半導體測試結構及測試方法，所述半導體測試結構包括：第一梳狀測試電極和第二梳狀測試電極，所述第一梳狀測試電極和第二梳狀測試電極的梳齒金屬線交錯相嵌；位於所述第一梳狀測試電極和第二梳狀測試電極之間的蛇形測試電極，所述蛇形測試電極將第一梳狀測試電極和第二梳狀測試電極的梳齒金屬線相隔離，且所述蛇形測試電極與兩側的第一梳狀測試電極、第二梳狀測試電極電學隔離；所述蛇形測試電極的兩端與第一測試端相連接，所述蛇形測試電極的中間位置與第二測試端相連接，且所述第一測試端和第二測試端相連接。由於所述第一測試端和第二測試端相連接，使得所述蛇形測試電極各個位置的電壓相等，可以提高測試結果的精確性。
【專利說明】半導體測試結構及測試方法
【技術領域】
[0001]本發明涉及半導體測試領域，特別涉及一種半導體測試結構及測試方法。
【背景技術】
[0002]現有的半導體技術中，通常使用多層金屬互連線結構使得各種器件電學連接，所述金屬互連線之間利用絕緣性能良好的介質材料電隔離。多層金屬互連線結構的可靠性測試對於整個IC製造工藝良率、產品性能和可靠性而言都是至關重要的，其中，與時間相關的介質擊穿(Time dependent Dielectric Breakdown, TDDB)特性的可靠性測試為可靠性測試中極為重要的測試項目，與時間相關的介質擊穿測試包括兩種方式:恆定電壓TDDB和斜坡電壓TDDB，通過測試相應的擊穿時間和擊穿電壓來表徵相鄰的金屬互連線之間擊穿特性。
[0003]在現有技術的一個實施例中，採用如圖1所示的測試結構測試金屬互連線之間介質擊穿特性。在圖1所示的測試結構中，第一梳狀測試電極10和第二梳狀測試電極20相對設置，且所述第一梳狀測試電極10和第二梳狀測試電極20的梳齒金屬線交錯相嵌，一條蛇形測試電極30將第一梳狀測試電極10和第二梳狀測試電極20的梳齒金屬線相隔離，所述梳齒金屬線與蛇形測試電極之間的間距是根據設計規則而設定的，即為當前設計規則所規定的互連線間的最小間距。在測試過程中，對所述蛇形測試電極30的一端施加斜坡測試電壓，所述蛇形測試電極30的另一端浮空，並將第一梳狀測試電極10和第二梳狀測試電極20接地，測量所述兩個梳狀測試電極與蛇形測試電極間的漏電流，斜坡測試電壓逐步增加，當漏電流陡然上升時，說明兩個梳狀測試電極與蛇形測試電極之間介質被擊穿，所述使漏電流陡然上升的斜坡測試電壓為兩個梳狀測試電極與蛇形測試電極之間的擊穿電壓。由於所述測試結構的蛇形測試電極30位於第一梳狀測試電極10和第二梳狀測試電極20之間，與實際集成電路中金屬互連線的布圖設計更為接近，使得所述擊穿電壓的測試結果與實際集成電路中相鄰的金屬互連線之間的擊穿電壓值相仿。但利用所述測試結構獲得的測試結果仍不是很精確。
【發明內容】
[0004]本發明解決的問題是提供一種半導體測試結構及測試方法，可以進一步提高測試結果的精確性。
[0005]為解決上述問題，本發明提供一種半導體測試結構，包括:基底，位於所述基底表面的第一層間介質層；位於所述第一層間介質層表面的第一梳狀測試電極和第二梳狀測試電極，所述第一梳狀測試電極和第二梳狀測試電極相對設置且所述第一梳狀測試電極和第二梳狀測試電極的梳齒金屬線交錯相嵌；位於所述第一梳狀測試電極和第二梳狀測試電極之間的蛇形測試電極，所述蛇形測試電極將第一梳狀測試電極和第二梳狀測試電極的梳齒金屬線相隔離，且所述蛇形測試電極與兩側的第一梳狀測試電極、第二梳狀測試電極電學隔離；所述蛇形測試電極的兩端與第一測試端相連接，所述蛇形測試電極的中間位置與第二測試端相連接，且所述第一測試端和第二測試端相連接。
[0006]可選的，還包括:位於所述基底和第一層間介質層之間的第一金屬層，位於第一金屬層表面且貫穿第一層間介質層的第一導電插塞，所述蛇形測試電極位於第一導電插塞表面且所述第一導電插塞對應於蛇形測試電極的位置，與所述蛇形測試電極兩端的第一導電插塞相連接的第一金屬層作為第一測試端，與所述蛇形測試電極中間位置的第一導電插塞相連接的第一金屬層作為第二測試端。
[0007]可選的，所述第一導電插塞與蛇形測試電極相接觸的位置均勻分布於所述蛇形測試電極表面。
[0008]可選的，還包括:位於所述第一層間介質層表面的第二層間介質層，位於所述蛇形測試電極表面且貫穿所述第二層間介質層的第二導電插塞和位於所述第二導電插塞、第二層間介質層表面的第二金屬層，所述第二導電插塞對應於蛇形測試電極的位置，與所述蛇形測試電極兩端的第二導電插塞相連接的第二金屬層作為第一測試端，與所述蛇形測試電極中間位置的第二導電插塞相連接的第二金屬層作為第二測試端。
[0009]可選的，所述第二導電插塞與蛇形測試電極相接觸的位置均勻分布於所述蛇形測試電極表面。
[0010]可選的，還包括:位於所述第一測試端、第二測試端之間的二極體，所述二極體的陽極與第一測試端相連接，所述二極體的陰極與第二測試端相連接。
[0011]可選的，所述第一梳狀測試電極、第二梳狀測試電極電學連接。
[0012]可選的，所述第一梳狀測試電極、第二梳狀測試電極和蛇形測試電極的材料為銅或招。
[0013]可選的，所述第一梳狀測試電極、第二梳狀測試電極與蛇形測試電極之間的間距為當前設計規則所規定的互連線間的最小間距。
[0014]本發明還提供了一種採用上述半導體測試結構的測試方法，包括:在所述第一測試端與第一梳狀測試電極、第二梳狀測試電極之間施加測試電壓，對所述蛇形測試電極與兩側的第一梳狀測試電極、第二梳狀測試電極進行介質擊穿測試。
[0015]可選的，所述介質擊穿測試包括恆定電壓與時間相關的介質擊穿測試和斜坡電壓與時間相關的介質擊穿測試。
[0016]本發明還提供了一種採用上述半導體測試結構的測試方法，包括:在所述第一測試端與第一梳狀測試電極、第二梳狀測試電極之間施加正的測試電壓，使得二極體導通，對所述蛇形測試電極與兩側的第一梳狀測試電極、第二梳狀測試電極進行介質擊穿測試；在所述第一測試端與第一梳狀測試電極、第二梳狀測試電極之間施加負的測試電壓，使得二極體截止，對所述蛇形測試電極與兩側的第一梳狀測試電極、第二梳狀測試電極進行介質擊穿測試；根據兩次測試的測試結果判斷在蛇形測試電極的各個位置電壓相同對介質擊穿測試的影響。
[0017]可選的，所述介質擊穿測試包括:恆定電壓與時間相關的介質擊穿測試和斜坡電壓與時間相關的介質擊穿測試。
[0018]可選的，在所述第一測試端與第一梳狀測試電極、第二梳狀測試電極之間施加正的測試電壓為:在所述第一測試端施加正的擊穿測試電壓，所述第一梳狀測試電極、第二梳狀測試電極接地；或者所述第一測試端接地，在所述第一梳狀測試電極、第二梳狀測試電極施加負的擊穿測試電壓。
[0019]可選的，在所述第一測試端與第一梳狀測試電極、第二梳狀測試電極之間施加負的測試電壓為:在所述第一測試端施加負的擊穿測試電壓，所述第一梳狀測試電極、第二梳狀測試電極接地；或者所述第一測試端接地，在所述第一梳狀測試電極、第二梳狀測試電極施加正的擊穿測試電壓。
[0020]與現有技術相比，本發明的技術方案具有以下優點:
[0021]由於所述半導體測試結構的蛇形測試電極的兩端與第一測試端相連接，所述蛇形測試電極的中間位置與第二測試端相連接，且所述第一測試端和第二測試端相連接，當電壓施加在所述第一測試端上時，所述蛇形測試電極的各個位置的電壓都相同，不需要考慮蛇形測試電極的長度對最終測試結果的影響，從而提高了測試結果的精確度。
【專利附圖】
【附圖說明】
[0022]圖1是現有技術的測試結構的結構示意圖；
[0023]圖2是利用如圖1所述的測試結構獲得的蛇形測試電極不同位置的電壓分布曲線圖；
[0024]圖3?圖8是本發明實施例的半導體測試結構的結構示意圖。
【具體實施方式】
[0025]在利用如圖1所示的測試結構對兩個梳狀測試電極與蛇形測試電極之間進行介質擊穿的可靠性測試時，發明人發現不同長度的蛇形測試電極對應獲得的擊穿電壓或擊穿時間有所不同。
[0026]為此，發明人經過實驗測試，發現這主要是由於蛇形測試電極不同位置對應的電壓不同造成的。現有技術對如圖1所示的測試結構進行測試時，只在所述蛇形測試電極的兩端同時施加測試電壓，或者在蛇形測試電極的一端施加測試電壓、另一端浮空，理論上整個蛇形測試電極的電壓值應該都相同，但由於兩個梳狀測試電極與蛇形測試電極之間不可避免會有漏電流產生，會導致所述蛇形測試電極兩端的電壓與蛇形測試電極中間位置的電壓不相同。請參考圖2，其中的虛線為兩個梳狀測試電極接地、在所述蛇形測試電極的兩端同時施加18V的測試電壓時，所述蛇形測試電極不同位置的電壓分布曲線。其中的實線為兩個梳狀測試電極接地，在所述蛇形測試電極的一端施加18V的測試電壓，所述蛇形測試電極的另一端浮空，所述蛇形測試電極不同位置的電壓分布曲線。當蛇形測試電極的長度越長，所述蛇形測試電極的最低電壓值越低，使得不同位置的梳狀測試電極與蛇形測試電極之間的測試電壓不相同，因此不同長度的蛇形測試電極對應的擊穿電壓、擊穿時間各不相同，使得最終的測試結果不精確。
[0027]為此，本發明實施例提供了一種半導體測試結構及檢測方法，所述半導體測試結構的蛇形測試電極的兩端與第一測試端相連接，所述蛇形測試電極的中間位置與第二測試端相連接，且所述第一測試端和第二測試端相連接，使得所述蛇形測試電極的各個位置的電壓都相同，不需要考慮蛇形測試電極的長度對最終測試結果的影響，從而提高了測試結果的精確度。
[0028]為使本發明的上述目的、特徵和優點能夠更為明顯易懂，下面結合附圖對本發明的具體實施例做詳細的說明。
[0029]本發明第一實施例首先提供了一種半導體測試結構，請參考圖3和圖4，圖3為本發明實施例的半導體測試結構的結構示意圖，圖4為如圖3所示的半導體測試結構沿AA』線的剖面結構示意圖，具體包括:基底100，位於所述基底100表面的第一金屬層110，位於所述第一金屬層110和基底100表面的第一層間介質層120,位於所述第一金屬層110表面且貫穿第一層間介質層120的第一導電插塞130 ;位於所述第一層間介質層120表面的第一梳狀測試電極140和第二梳狀測試電極150，所述第一梳狀測試電極140和第二梳狀測試電極150相對設置且所述第一梳狀測試電極140和第二梳狀測試電極150的梳齒金屬線交錯相嵌；位於所述第一梳狀測試電極140和第二梳狀測試電極150之間的蛇形測試電極160，所述蛇形測試電極160將第一梳狀測試電極140和第二梳狀測試電極150的梳齒金屬線相隔離，且所述蛇形測試電極160位於所述第一導電插塞130表面,所述第一導電插塞130與蛇形測試電極160的位置相對應；所述第一導電插塞130相連接的第一金屬層110作為蛇形測試電極160的第一測試端SI和第二測試端S2，其中，與所述蛇形測試電極160的兩端的第一導電插塞130相連接的第一金屬層110作為第一測試端SI，與所述蛇形測試電極160的中間位置的第一導電插塞130相連接的第一金屬層110作為第二測試端S2，使得所述蛇形測試電極160的兩端與第一測試端SI相連接，所述蛇形測試電極160的中間位置與第二測試端S2相連接，且所述第一測試端SI和第二測試端S2通過第一金屬層110相連接；利用所述第一層間介質層120將所述蛇形測試電極160與兩側的第一梳狀測試電極140、第二梳狀測試電極150電學隔離。
[0030]具體的，所述基底100至少包括半導體襯底，所述基底100還可以包括位於半導體襯底表面的半導體器件以及一層或多層層間介質層，所述半導體襯底可以為矽襯底、鍺襯底、絕緣體上矽襯底等，所述層間介質層內可以具有金屬互連結構。在本實施例中，所述基底100表面形成有第一金屬層110。
[0031]所述第一金屬層110、第一梳狀測試電極140、第二梳狀測試電極150和蛇形測試電極160的材料為鋁或銅，所述第一導電插塞130的材料為鎢或銅。
[0032]所述第一層間介質層120包括至少一層層間介質層，且所述第一層間介質層120的材料為氧化矽或低K介電材料等，所述低K介電材料為介電常數低於3.9的介電材料。
[0033]在本實施例中，所述第一梳狀測試電極140、第二梳狀測試電極150與蛇形測試電極160之間的間距為當前設計規則所規定的互連線間的最小間距，從而可以利用所述半導體測試結構測試最小間距下的互連線間的擊穿特性。在其他實施例中，所述第一梳狀測試電極、第二梳狀測試電極與蛇形測試電極之間的間距也可以根據測試需要進行適當選擇，在此不作具體限定。
[0034]在本實施例中，所述第一梳狀測試電極140、第二梳狀測試電極150單獨施加測試電壓。在其他實施例中，所述第一梳狀測試電極、第二梳狀測試電極也可以電學連接後同時施加測試電壓。
[0035]在本實施例中，所述第一導電插塞130與蛇形測試電極160相接觸的位置均勻分布於所述蛇形測試電極160的下表面，使得蛇形測試電極各個位置的電壓都相等。在其他實施例中，所述第一導電插塞與蛇形測試電極相接觸的位置也可以不均勻地分布於所述蛇形測試電極的下表面。
[0036]在本實施例中，所述第一測試端SI和第二測試端S2通過第一金屬層110相連接，使得所述第一測試端SI和第二測試端S2的電壓值相同。由於所述第二測試端S2與蛇形測試電極160的中間位置相連接，所述第一測試端SI與蛇形測試電極160的兩端相連接，因此所述蛇形測試電極160不同位置的電壓都相同，不需要考慮蛇形測試電極160的長度對最終測試結果的影響，從而提高了測試結果的精確度。
[0037]在其他實施例中，請參考圖5，為本發明另一實施例的半導體測試結構的結構示意圖，所述第一測試端SI和第二測試端S2之間還可以具有二極體170，所述二極體170的陽極與第一測試端SI相連接，所述二極體170的陰極與第二測試端S2相連接。由於二極體具有單向導通特性，當所述第一測試端SI的電壓高於所述第一梳狀測試電極140和第二梳狀測試電極150的電壓時，即使蛇形測試電極160中間位置的電壓可能低於蛇形測試電極160兩端的電壓，即第二測試端S2的電壓可能低於第一測試端SI的電壓，但由於二極體170會因為施加有正向電壓而導通，因此最終所述第二測試端S2的電壓與第一測試端SI的電壓相等，蛇形測試電極160中間位置的電壓與蛇形測試電極160兩端的電壓相等。
[0038]而當所述第一測試端SI的電壓低於所述第一梳狀測試電極140和第二梳狀測試電極150的電壓時，由於蛇形測試電極160中間位置的電壓會高於蛇形測試電極160兩端的電壓，即第二測試端S2的電壓高於第一測試端SI的電壓，二極體170會因為施加有反向電壓而截止，因此最終所述第二測試端S2的電壓與第一測試端SI的電壓不相等，蛇形測試電極160中間位置的電壓與蛇形測試電極160兩端的電壓不相等，則本實施例的半導體測試結構相當於現有技術中未具有第二測試端的測試結構。因此，利用所述一個半導體測試結構，通過控制所施加的測試電壓的不同，可以分別形成蛇形測試電極160不同位置的電壓相同或不同的兩種測試結構，分別檢測所述兩種測試結構的擊穿特性，從而可以比較出蛇形測試電極160的電壓是否處處相等對測試結構的影響程度，有利於提高所述半導體測試結構的測試精確度。
[0039]在另一實施例中，請參考圖6和圖7，圖6為本發明另一實施例的半導體測試結構的結構示意圖，圖7為如圖6所示的半導體測試結構沿BB』線的剖面結構示意圖，具體包括:基底200,位於所述基底200表面的第一層間介質層220,位於所述第一層間介質層220表面的第一梳狀測試電極240和第二梳狀測試電極250，所述第一梳狀測試電極240和第二梳狀測試電極250相對設置且所述第一梳狀測試電極240和第二梳狀測試電極250的梳齒金屬線交錯相嵌；位於所述第一梳狀測試電極240和第二梳狀測試電極250之間的蛇形測試電極260，所述蛇形測試電極260將第一梳狀測試電極240和第二梳狀測試電極250的梳齒金屬線相隔離；位於所述第一層間介質層220表面的第二層間介質層280，位於所述蛇形測試電極260表面且貫穿所述第二層間介質層280的第二導電插塞230,位於所述第二導電插塞210和第二層間介質層280表面的第二金屬層210,所述第二導電插塞230與蛇形測試電極260的位置相對應；與所述第二導電插塞230相連接的第二金屬層210作為蛇形測試電極260的第一測試端SI和第二測試端S2，其中，與所述蛇形測試電極260的兩端的第二導電插塞230相連接的第二金屬層210作為第一測試端SI,與所述蛇形測試電極260的中間位置的第二導電插塞230相連接的第二金屬層210作為第二測試端S2，使得所述蛇形測試電極260的兩端與第一測試端SI相連接，所述蛇形測試電極260的中間位置與第二測試端S2相連接，且所述第一測試端SI和第二測試端S2通過第二金屬層210相連接；利用所述第一層間介質層220將所述蛇形測試電極260與兩側的第一梳狀測試電極240、第二梳狀測試電極250電學隔離。
[0040]在其他實施例中，請參考圖8，為本發明另一實施例的半導體測試結構的結構示意圖，所述第一測試端SI和第二測試端S2之間還可以具有二極體270，所述二極體270的陽極與第一測試端SI相連接，所述二極體270的陰極與第二測試端S2相連接。利用所述一個半導體測試結構，通過控制所施加的測試電壓的不同，可以分別形成蛇形測試電極260不同位置的電壓相同或不同的兩種測試結構，分別檢測所述兩種測試結構的擊穿特性，從而可以比較出蛇形測試電極260的電壓是否處處相等對測試結構的影響程度，有利於提高所述半導體測試結構的測試精確度。
[0041]本發明第二實施例還提供了一種採用如圖3或圖6所示的半導體測試結構的測試方法，包括:在所述第一測試端與第一梳狀測試電極、第二梳狀測試電極之間施加測試電壓，對所述蛇形測試電極與兩側的第一梳狀測試電極、第二梳狀測試電極進行介質擊穿測試。
[0042]所述介質擊穿測試為與時間相關的介質擊穿(TDDB)測試，包括兩種方式:恆定電壓TDDB和斜坡電壓TDDB。
[0043]當採用恆定電壓TDDB進行介質擊穿測試時，在所述第一測試端和第一梳狀測試電極、第二梳狀測試電極之間施加恆定電壓，測量所述兩個梳狀測試電極與蛇形測試電極間的漏電流，經過一定的時間後，當漏電流陡然上升時，說明兩個梳狀測試電極與蛇形測試電極之間介質被擊穿，所述施加恆定電壓的總時間即為擊穿時間，利用所述擊穿時間的長短來表徵兩個梳狀測試電極與蛇形測試電極之間的擊穿特性。
[0044]當採用斜坡電壓TDDB進行介質擊穿測試時，在所述第一測試端和第一梳狀測試電極、第二梳狀測試電極之間施加斜坡電壓，測量所述兩個梳狀測試電極與蛇形測試電極間的漏電流，經過一定的時間後，當漏電流陡然上升時，說明兩個梳狀測試電極與蛇形測試電極之間介質被擊穿，所述使漏電流陡然上升的斜坡電壓為兩個梳狀測試電極與蛇形測試電極之間的擊穿電壓，利用所述擊穿電壓的大小來表徵兩個梳狀測試電極與蛇形測試電極之間的擊穿特性。
[0045]由於如圖3或圖6所示的半導體測試結構的第一測試端與第二測試端直接相連，對第一測試端與第一梳狀測試電極、第二梳狀測試電極之間的電壓方向沒有限定，因此，既可以將所述第一梳狀測試電極、第二梳狀測試電極接地，在第一測試端施加正的擊穿測試電壓或負的擊穿測試電壓，也可以在所述第一梳狀測試電極、第二梳狀測試電極施加正的擊穿測試電壓或負的擊穿測試電壓，第一測試端接地。由於所述第一測試端和第二測試端相連接，所述蛇形測試電極的各個位置的電壓都相等，不需要考慮蛇形測試電極的長度對最終測試結果的影響，使得利用本發明實施例的半導體測試結構所測得的擊穿電壓可以更好地模擬實際情況下相鄰互連線之間的擊穿電壓，從而提高了測試結果的精確度。
[0046]本發明第三實施例還提供了另一種採用如圖5或圖8所示的半導體測試結構的測試方法，包括:
[0047]在所述第一測試端與第一梳狀測試電極、第二梳狀測試電極之間施加正的測試電壓，使得二極體導通，對所述蛇形測試電極與兩側的第一梳狀測試電極、第二梳狀測試電極進行介質擊穿測試；
[0048]在所述第一測試端與第一梳狀測試電極、第二梳狀測試電極之間施加負的測試電壓，使得二極體截止，對所述蛇形測試電極與兩側的第一梳狀測試電極、第二梳狀測試電極進行介質擊穿測試；
[0049]根據兩次測試的測試結果判斷在蛇形測試電極的各個位置電壓相同對介質擊穿測試的影響。
[0050]具體的，所述介質擊穿測試為與時間相關的介質擊穿(TDDB)測試，包括兩種方式:恆定電壓TDDB和斜坡電壓TDDB，利用所述介質擊穿測試獲得蛇形測試電極與兩側的第一梳狀測試電極、第二梳狀測試電極之間的擊穿時間和擊穿電壓。所述與時間相關的介質擊穿(TDDB)測試的具體方法請參考第二實施例中的相關描述，在此不作贅述。
[0051]由於二極體具有單向導通特性，在所述第一測試端與第一梳狀測試電極、第二梳狀測試電極之間施加正的測試電壓，二極體導通，所述正的測試電壓具體包括:將所述第一梳狀測試電極、第二梳狀測試電極接地，在第一測試端施加正的擊穿測試電壓，或者在所述第一梳狀測試電極、第二梳狀測試電極施加負的擊穿測試電壓，第一測試端接地。由於二極體導通，第一測試端和第二測試端的電壓相等，因此所述蛇形測試電極的各個位置的電壓都相等，此時，利用所述半導體測試結構測得的擊穿電壓和擊穿時間的精確性較高。
[0052]而在所述第一測試端與第一梳狀測試電極、第二梳狀測試電極之間施加負的測試電壓，二極體截止，所述負的測試電壓具體包括:將所述第一梳狀測試電極、第二梳狀測試電極接地，在第一測試端施加負的擊穿測試電壓，或者在所述第一梳狀測試電極、第二梳狀測試電極施加正的擊穿測試電壓，第一測試端接地。由於二極體截止，相當於只在所述蛇形測試電極的兩端施加測試電壓，由於蛇形測試電極與第一梳狀測試電極、第二梳狀測試電極之間具有漏電流，因此，所述蛇形測試電極的各個位置的電壓不相等，此時，利用所述半導體測試結構測得的擊穿電壓和擊穿時間的精確性較低。
[0053]通過比較所述兩次測試獲得的擊穿電壓和擊穿時間，可以判斷出在蛇形測試電極的各個位置電壓是否相同對介質擊穿測試的影響。且由於所述蛇形測試電極的各個位置電壓是否相同對介質擊穿測試的影響的測試是在同一個半導體測試結構中進行，只需改變其中幾個測試端的測試電壓，測試成本較低。
[0054]雖然本發明披露如上，但本發明並非限定於此。任何本領域技術人員，在不脫離本發明的精神和範圍內，均可作各種更動與修改，因此本發明的保護範圍應當以權利要求所限定的範圍為準。
【權利要求】
1.一種半導體測試結構,其特徵在於,包括:基底，位於所述基底表面的第一層間介質層；位於所述第一層間介質層表面的第一梳狀測試電極和第二梳狀測試電極，所述第一梳狀測試電極和第二梳狀測試電極相對設置且所述第一梳狀測試電極和第二梳狀測試電極的梳齒金屬線交錯相嵌；位於所述第一梳狀測試電極和第二梳狀測試電極之間的蛇形測試電極，所述蛇形測試電極將第一梳狀測試電極和第二梳狀測試電極的梳齒金屬線相隔離，且所述蛇形測試電極與兩側的第一梳狀測試電極、第二梳狀測試電極電學隔離；所述蛇形測試電極的兩端與第一測試端相連接，所述蛇形測試電極的中間位置與第二測試端相連接，且所述第一測試端和第二測試端相連接。
2.如權利要求1所述的半導體測試結構，其特徵在於，還包括:位於所述基底和第一層間介質層之間的第一金屬層，位於第一金屬層表面且貫穿第一層間介質層的第一導電插塞，所述蛇形測試電極位於第一導電插塞表面且所述第一導電插塞對應於蛇形測試電極的位置，與所述蛇形測試電極兩端的第一導電插塞相連接的第一金屬層作為第一測試端，與所述蛇形測試電極中間位置的第一導電插塞相連接的第一金屬層作為第二測試端。
3.如權利要求2所述的半導體測試結構，其特徵在於，所述第一導電插塞與蛇形測試電極相接觸的位置均勻分布於所述蛇形測試電極表面。
4.如權利要求1所述的半導體測試結構，其特徵在於，還包括:位於所述第一層間介質層表面的第二層間介質層，位於所述蛇形測試電極表面且貫穿所述第二層間介質層的第二導電插塞和位於所述第二導電插塞、第二層間介質層表面的第二金屬層，所述第二導電插塞對應於蛇形測試電極的位置，與所述蛇形測試電極兩端的第二導電插塞相連接的第二金屬層作為第一測試端，與所述蛇形測試電極中間位置的第二導電插塞相連接的第二金屬層作為第二測試端。
5.如權利要求4所述的半導體測試結構，其特徵在於，所述第二導電插塞與蛇形測試電極相接觸的位置均勻分布於所述蛇形測試電極表面。
6.如權利要求1所述的半導體測試結構，其特徵在於，還包括:位於所述第一測試端、第二測試端之間的二極體，所述二極體的陽極與第一測試端相連接，所述二極體的陰極與第二測試端相連接。
7.如權利要求1所述的半導體測試結構，其特徵在於，所述第一梳狀測試電極、第二梳狀測試電極電學連接。
8.如權利要求1所述的半導體測試結構，其特徵在於，所述第一梳狀測試電極、第二梳狀測試電極和蛇形測試電極的材料為銅或鋁。
9.如權利要求1所述的半導體測試結構，其特徵在於，所述第一梳狀測試電極、第二梳狀測試電極與蛇形測試電極之間的間距為當前設計規則所規定的互連線間的最小間距。
10.一種採用如權利要求1所述的半導體測試結構的測試方法，其特徵在於，包括: 在所述第一測試端與第一梳狀測試電極、第二梳狀測試電極之間施加測試電壓，對所述蛇形測試電極與兩側的第一梳狀測試電極、第二梳狀測試電極進行介質擊穿測試。
11.如權利要求10所述的測試方法，其特徵在於，所述介質擊穿測試包括恆定電壓與時間相關的介質擊穿測試和斜坡電壓與時間相關的介質擊穿測試。
12.—種採用如權利要求6所述的半導體測試結構的測試方法，其特徵在於，包括: 在所述第一測試端與第一梳狀測試電極、第二梳狀測試電極之間施加正的測試電壓，使得二極體導通，對所述蛇形測試電極與兩側的第一梳狀測試電極、第二梳狀測試電極進行介質擊穿測試； 在所述第一測試端與第一梳狀測試電極、第二梳狀測試電極之間施加負的測試電壓，使得二極體截止，對所述蛇形測試電極與兩側的第一梳狀測試電極、第二梳狀測試電極進行介質擊穿測試； 根據兩次測試的測試結果判斷在蛇形測試電極的各個位置電壓相同對介質擊穿測試的影響。
13.如權利要求12所述的測試方法，其特徵在於，所述介質擊穿測試包括:恆定電壓與時間相關的介質擊穿測試和斜坡電壓與時間相關的介質擊穿測試。
14.如權利要求12所述的測試方法，其特徵在於，在所述第一測試端與第一梳狀測試電極、第二梳狀測試電極之間施加正的測試電壓為:在所述第一測試端施加正的擊穿測試電壓，所述第一梳狀測試電極、第二梳狀測試電極接地；或者所述第一測試端接地，在所述第一梳狀測試電極、第二梳狀測試電極施加負的擊穿測試電壓。
15.如權利要求12所述的測試方法，其特徵在於，在所述第一測試端與第一梳狀測試電極、第二梳狀測試電極之間施加負的測試電壓為:在所述第一測試端施加負的擊穿測試電壓，所述第一梳狀測試電極、第二梳狀測試電極接地；或者所述第一測試端接地，在所述第一梳狀測試電極、第二梳狀測試電極施加正的擊穿測試電壓。
【文檔編號】H01L23/544GK104183574SQ201310206572
【公開日】2014年12月3日 申請日期:2013年5月22日 優先權日:2013年5月22日
【發明者】甘正浩, 馮軍宏 申請人:中芯國際集成電路製造(上海)有限公司