具有許多存儲器組的同步半導體存儲器設備和控制該設備的方法
2023-05-05 19:13:56
專利名稱：具有許多存儲器組的同步半導體存儲器設備和控制該設備的方法
技術領域：
本發明涉及具有許多存儲器組的高速隨機周期外部時鐘同步半導體存儲器設備。更具體來說，本發明涉及存儲器組計時器電路的改善，該改善以隨機周期確定恢復時段和預先充電起始時間。
背景技術：
隨著信息技術的進步，對半導體存儲器的需求越來越大。同時，要求半導體存儲器設備運行更快。在這樣的條件下，使用了越來越多與外部時鐘信號同步運行的同步DRAM(SDRAM)，而不是諸如EDO存儲器之類的與外部時鐘信號不同步的存儲器設備。
有兩種類型的SDRAM單數據速率SDRAM(SDR SDRAM)和雙數據速率SDRAM(DDR SDRAM)。SDR SDRAM只與時鐘信號的上升邊同步輸出數據。DDR SDRAM與時鐘信號的上升邊和下降邊同步輸出數據。因此，DDR SDRAM的數據傳輸速率是SDR SDRAM的數據傳輸速率的兩倍。
要使DDR SDRAM的數據速率更高，需要使存儲器核心區段中的隨機周期(tRC)更短。DRAM執行存儲單元數據的毀滅性讀取。因此，當在某個地址選擇的存儲單元訪問對應於另一個行地址(或不同字線)的存儲單元時，需要有恢復操作和預先充電操作，從而使得使隨機周期變短變得困難。
要克服此缺點，開發了快速周期RAM，該RAM由於改善了核心體系結構並以管道方式執行內部操作而使隨機訪問時間顯著地改善。在快速周期RAM中，操作模式，包括數據寫入、數據讀取，以及刷新，都是通過第一命令和第二命令的組合來進行設置的。
如上文所述，DRAM執行存儲單元數據的毀滅性讀取。因此，一系列訪問存儲單元的操作要求恢復時間(tRAS)以便選擇字線，在高電勢處設置字線，再次將數據寫入到存儲單元中，預先充電時間(tRP)，以便對位線對進行預先充電，不管是讀取數據還是寫入數據。因此，只有當自從某個地址被訪問以來逝去時間(tRAS+tRP)時，才不能訪問下一個地址；否則就雙重地選擇字線。原因是所有存儲單元被共同地控制。
要克服該缺點，存儲器設備被分成許多存儲器組，並且每一個存儲器組都受獨立控制。由許多存儲器組構成的存儲器設備，即使當某一個存儲器組中的存儲單元正在被訪問，也可以立即訪問不同存儲器組中的存儲單元。
下面將講述讀取具有許多存儲器組的快速周期RAM中的數據的操作。在輸入對應於數據讀取操作的第一命令的同時，輸入存儲器組地址，用於確定要訪問哪一個存儲器組。因此，在接受了第一命令之後，選擇對應於輸入的存儲器組地址的存儲器組。存儲器組處於被選擇狀態的時段的長度相當於字線被驅動的時段的長度。用於選擇存儲器組的存儲器組選擇信號受到控制，以在某一段時間逝去之後使存儲器組被自動取消選定。此控制由存儲器組計時器電路執行。存儲器組計時器電路確定恢復時間的長度以及恢復時間之後的預先充電操作的起始時間。
傳統的存儲器組計時器電路包括RC延遲電路，該電路由電阻元件和電容元件構成。在RC延遲電路中，設置了由RC時間常量確定的延遲時間。然後，延遲時間確定恢復時間的長度以及預先充電操作的起始時間。
RC延遲電路中使用的電阻元件高度依賴於進程。即，隨製造過程的不同，電阻元件大大地不同。此外，它還隨諸如溫度和電壓之類的外部因素的不同而大大地不同。因此，在傳統的存儲器組計時器電路中，恢復時間的長度和預先充電操作的起始時間會發生改變。結果，例如，當恢復時間的長度比確定的長度短時，恢復時間不能得到充分的保證，導致寫入的數據的量減少，因此導致恢復不足，從而無法保證下一個周期的讀出餘量。因此，要求存儲器組計時器電路對進程沒有依賴，並始終使恢復時間的長度和預先充電操作的起始時間保持穩定。
發明內容
根據本發明的一個方面，提供了一種同步半導體存儲器設備，包括許多存儲器組，每一個存儲器組都包括許多連接到許多字線的存儲單元，並從存儲單元讀取數據並將數據寫入存儲單元，一種命令解碼器電路，該電路接收與外部時鐘信號同步輸入的命令，檢測該命令是讀取命令還是寫入命令，並且，當檢測到讀取命令或寫入命令時，輸出一個第一控制信號，該信號能促使在許多存儲器組中進行讀取操作或寫入操作；許多存儲器組選擇電路，它們是為許多存儲器組提供的，並形成一對一的對應關係，接收第一控制信號，激活第二控制信號以根據第一控制信號激活每一個存儲器組，並將第二控制信號輸出到許多存儲器組，以及許多存儲器組計時器電路，它們連接到許多存儲器組選擇電路，並形成一對一的對應關係，並且，在第二控制信號被激活之後，與內部時鐘信號同步地停用被激活的第二控制信號，內部時鐘信號與外部時鐘信號同步，並且執行控制的方式可以使第二控制信號在測試模式下被停用的時間不同於在正常模式下被停用的時間。
圖1是顯示根據本發明的一個實施例的快速周期RAM的總體配置的方框圖；圖2是顯示圖1的快速周期RAM的一部分的配置的電路圖，該部分包括存儲單元陣列和讀出放大器電路；圖3概要地顯示了圖1中的快速周期RAM的狀態的變化；圖4是一個時間圖，以幫助說明圖1的快速周期RAM的概要操作；圖5是顯示輸入接收器的詳細配置和與圖1的快速周期RAM中的存儲器組地址相關的閂鎖電路的一部分的電路圖；圖6是顯示圖1的快速周期RAM中的存儲器組地址解碼器的詳細配置的電路圖；圖7是顯示圖1的快速周期RAM中的存儲器組選擇電路的詳細配置的電路圖；圖8是顯示圖1的快速周期RAM中的存儲器組計時器電路的內部配置的方框圖；圖9是顯示圖8的存儲器組計時器電路中的第三控制電路的詳細配置的電路圖；圖10是顯示圖8的存儲器組計時器電路中的第一控制電路的詳細配置的電路圖；圖11A到11G是顯示圖8的存儲器組計時器電路中的第四個控制電路的詳細配置的電路圖；圖12是顯示圖8的存儲器組計時器電路中的第二控制電路的詳細配置的電路圖；圖13是幫助說明存儲器組計時器電路的操作的示例的時間圖；圖14是幫助說明在存儲單元中形成BS電阻的狀態的電路圖；圖15A和15B是幫助說明BS電阻引起的問題的波形圖；以及圖16是顯示與圖8的存儲器組計時器電路的內部配置不同的配置的方框圖。
具體實施例方式
下面，將參考附圖，講述本發明的實施例。
圖1是顯示根據本發明的一個實施例的快速周期RAM的總體配置的方框圖。
輸入接收器(IREC)11接收下列從外部提供的信號補充時鐘信號VCLK、VbCLK，第一命令VFN、第二命令VBCS、2位存儲器組地址VBA01，以及用於進行存儲單元選擇的15位地址VA014。輸入接收器11接收到的信號、命令和地址被發送到閂鎖電路12，該電路將它們閉鎖起來。與時鐘信號VCLK、VbCLK同步輸入兩個命令VFN、VBCS。在輸入第一命令的同時輸入存儲器組地址。
被閉鎖在閂鎖電路12中的命令被發送到命令解碼器(命令DEC)13。命令解碼器13讀出被閉鎖的命令，然後對其進行解碼。當讀出讀取命令和寫入命令時，命令解碼器13生成各種信號，包括在從稍後將要講述的存儲單元陣列中的存儲單元讀取數據時使用的讀取控制信號READ，在將數據寫入存儲單元時使用的寫入控制信號WRITE，控制信號bACTV，用於在讀/寫操作中激活四個存儲器組BANK0到BANK3，以及測試模式信號。這些信號被並行地提供到四個存儲器組BANK0到BANK3。
被閉鎖在閂鎖電路12中的存儲器組地址被發送到存儲器組地址解碼器(BS DEC)14。存儲器組地址解碼器14對存儲器組地址進行解碼並激活存儲器組選擇信號BANKS0到BANKS3中的任何一個信號，以選擇四個存儲器組BANK0到BANK3。這些存儲器組選擇信號BANKS0到BANKS3分別被提供到存儲器組BANK0到BANK3。
被閉鎖在閂鎖電路12中的用於進行存儲單元選擇的地址被發送到地址解碼器15。地址解碼器15對地址進行解碼，並生成行地址和列地址，以選擇存儲器組BANK0到BANK3中的存儲單元。這些行地址和列地址被並行地提供到四個存儲器組BANK0到BANK3。
四個存儲器組BANK0到BANK3彼此具有等效的配置。例如，如存儲器組BANK0所示，每一個存儲器組都包括存儲器組選擇電路(BNK選擇)16、存儲器組計時器電路(BNK計時器)17、字線驅動延遲電路(WL延遲)18、字線驅動延遲監視電路(WL延遲監視)19、字線驅動啟用電路(WL啟用)20、讀出放大器驅動啟用電路(S/A啟用)21、列驅動啟用電路(列啟用)22、存儲單元陣列23、行解碼器(行DEC)24，以及列解碼器、讀出放大器，以及列選擇門電路(列DEC、S/A，以及CSL門)25。
當對應的存儲器組選擇信號BANKSi(i＝0到3)中的任何一個被激活時，存儲器組選擇電路16根據命令解碼器13輸出的控制信號bACTV激活存儲器組選擇信號BK、BKb。
在自從信號BKb被激活以來指定的時間逝去之後，存儲器組計時器電路17輸出存儲器組計時器信號bBNKTRMb。存儲器組計時器信號bBNKTRMb被反饋到存儲器組選擇電路16。存儲器組選擇電路16根據存儲器組計時器信號bBNKTRMb停用信號BK、BKb。
字線驅動延遲電路18將信號BK延遲特定的時間並輸出被延遲的信號。字線驅動延遲電路18的輸出信號被提供到字線驅動啟用電路20。字線驅動啟用電路20根據字線驅動延遲電路18的輸出信號，輸出控制信號，以激活行解碼器24。
字線驅動延遲監視電路19接收字線驅動延遲電路18的輸出信號，並監視從字線驅動啟用電路20的輸出信號被激活直到實際選擇並驅動字線之間的時間。監視的結果被提供到讀出放大器驅動啟用電路21和列驅動啟用電路22。
根據監視的結果，讀出放大器(S/A)驅動啟用電路21確定列解碼器、讀出放大器(S/A)、列選擇門電路(CSL門)25中的讀出放大器被激活的時間。同樣，根據監視的結果，列驅動啟用電路22確定列解碼器、讀出放大器(S/A)和列選擇門電路25中的列選擇門被激活的時間。
存儲單元陣列23包括許多字線、許多位線，以及許多存儲單元。
儘管在實施例中使用了四個存儲器組BANK0到BANK3，但是也可以使用四個以上或四個以下的存儲器組數量。
圖2顯示了圖1的電路的一部分的詳細配置，該部分包括存儲單元陣列23和列解碼器、讀出放大器以及列選擇門電路25中的讀出放大器電路。
許多存儲單元CEL(CEL1、CEL2，…)由存儲單元電晶體和存儲單元電容器構成。在許多字線WL(WL1、WL2，…)和許多位線對BL、bBL(在圖2中，只顯示了一個位線對)的每一個交集中放置每一個存儲單元。在對應的字線上由信號選擇每一個存儲單元。從選擇的存儲單元中讀出的信號被傳輸到對應的位線。
選擇對應於將從中讀取數據的地址的字線WL(WL1、WL2，…)。然後，從連接到字線WL的存儲單元CEL將非常低的電勢讀取到位線BL或bBL。由預先充電補償電路201以固定的電勢VBLEQ對位線BL、bBL中的每一個位線進行預先充電。然後，從存儲單元讀取對應於存儲單元數據的非常小的電勢導致在位線BL、bBL之間產生非常小的電位差。非常小的電位差被讀出放大器電路202放大，該電路由p通道讀出放大器和n通道讀出放大器構成，該電路將放大的位差作為數據輸出。
在讀取數據之後，字線WL的電勢將會降低。然後，預先充電補償電路201以固定的電勢VBLEQ對位線BL、bBL進行預先充電。
許多字線WL是由圖1的行解碼器24有選擇地驅動的，向行解碼器24提供地址之間的行地址，以便進行存儲單元選擇。？？？由列解碼器、讀出放大器和列選擇門電路25中的列選擇門選擇許多位線對BL、bBL。列解碼器將驅動列選擇門，向列解碼器提供地址之間的列地址，以便進行存儲單元選擇。
這裡，存儲器組選擇電路16激活用於驅動對應的存儲器組中的字線的存儲器組選擇信號BK。在自從存儲器組選擇信號BK被激活以來特定的時間逝去之後，存儲器組計時器電路17停用信號BK。此外，存儲器組計時器電路17以這樣的方式執行控制，以使被激活的信號BK在測試模式下被停用的時間不同於在正常模式下被停用的時間。
圖3概要顯示了圖1的快速周期RAM中的命令輸入和操作模式之間的關係。下面將講述根據命令輸入設置的操作模式的示例。與外部時鐘信號同步，輸入RDA作為第一命令，輸入LAL作為第二命令，從而設置了讀取模式(READ)。此外，輸入WRA作為第一命令，輸入LAL作為第二命令，從而設置了寫入模式(WRITE)。
圖4是一個時間圖，以幫助說明圖1的快速周期RAM的概要操作。
當在正常模式下與外部時鐘信號VCLK同步輸入第一命令時，信號bACTV與外部時鐘信號VCLK的上升同步變低。此後，信號BK被激活並變高，打開存儲器組選擇的狀態。在激活信號BK之後，字線WL的驅動過程將會啟動。
接下來，當與外部時鐘信號VCLK同步輸入第二命令時，與外部時鐘信號VCLK的下降同步，列選擇信號CSL變高，從而從存儲單元中選擇列和讀取數據。
然後，在第二命令的低邊緣出現之後的外部時鐘信號VCLK的1.5個時鐘(1.5CLK移位)，存儲器組計時器電路17開始執行停用操作以使信號BK的電平降低。
另一方面，在測試模式下，通過選擇的狀態中的信號BK，在自從第二命令的低邊緣以來特定的時間逝去之後，存儲器組計時器電路17執行控制以使信號BK的電平降低。可以根據測試模式的設置狀態調整第二命令的低邊緣的延遲時間。
具體來說，在測試模式下，開始執行控制以使信號BK的電平降低比正常模式早外部時鐘信號VCLK的1.5個時鐘。在圖4中，對應於字線WL被以高電平驅動的時段的tRAS對應於恢復時間，tRP對應於預先充電時間，tRAS和tRP的總和對應於周期(tRC)。
接下來，將詳細地講述圖1中的每一個電路。
圖5顯示了圖1的輸入接收器11和閂鎖電路12的一部分的詳細電路配置，部分與存儲器組地址相關。
從外部提供的2位存儲器組地址VBA0、VBA1被通過輸入接收器11中的存儲器組地址的兩個相應的接收器提供到閂鎖電路12。閂鎖電路12包括兩個1位閂鎖電路，每一個閂鎖電路都由兩個時鐘反相器26、27和反相器28構成。兩個時鐘反相器26、27與從外部時鐘信號VCLK、VbCLK產生的內部時鐘信號CLK、bCLK同步地運行。時鐘反相器26運行的時段不同於時鐘反相器27運行的時段。兩個1位閂鎖電路閉鎖2位存儲器組地址VBA0、VBA1並產生內部地址BA0、BA1。
圖6顯示了圖1的存儲器組地址解碼器14的詳細配置。存儲器組地址解碼器14由兩個將內部存儲器組地址BA0、BA1反轉的反相器29、向其中輸入內部存儲器組地址BA0、BA1中的任何一個地址和兩個反相器29反轉的任何一個地址的四個NAND門30構成。然後，四個NAND門30輸出存儲器組選擇信號BANKS0到BANKS3。
圖7顯示了圖1的存儲器組地址解碼器16的詳細配置。
圖1的命令解碼器生成的控制信號bACTV通過由相互串聯的奇數數量(在本實施例中，五個)的反相器構成的延遲電路31被提供到NOR門32的一個輸入終端。控制信號bACTV也被直接提供到NOR門32的其他輸入終端。NOR門32的輸出被通過反相器33提供到由兩個NAND門34、35構成的觸發器電路36的一個NAND門34。圖6顯示的存儲器組地址解碼器14輸出的四個存儲器組選擇信號BANKS0到BANKS3中的對應的一個被提供到NAND門34。圖7顯示了輸入對應於存儲器組BANK0的存儲器組選擇信號BANKS0的情況。NAND門35的輸出被提供到NAND門34。
當電源被打開時變低的控制信號CHRDY、當存儲器組被取消選擇時變低的存儲器組計時器信號bBNKTRMb，以及NAND門34的輸出被提供到觸發器電路36的其他NAND門35。然後，NAND門34的輸出被作為存儲器組選擇信號BK提供到圖1的字線驅動延遲電路18。NAND門35的輸出被反相器37反轉，從而產生信號BKb。
圖8是顯示圖1的存儲器組計時器電路17的內部配置的方框圖。
存儲器組計時器電路17大致由第一到第四個控制電路211到214構成。第一控制電路211與內部時鐘信號CKTRCNT、bCKTRCNT同步接收存儲器組選擇信號BKb並延遲信號BKb。在第一控制電路211中，測試模式下的延遲時間不同於正常模式下的延遲時間。第二控制電路212從第一控制電路211接收輸出，並根據測試模式狀態以不同的延遲時間延遲第一控制電路211的輸出。根據第二控制電路212的輸出，第三控制電路213輸出存儲器組計時器信號bBNKTRMb，該信號將被提供到圖7的存儲器組選擇電路16。第四個控制電路214接收，例如，3位測試模式信號TMTWRMIN02，並生成控制信號，以根據測試模式信號控制第一到第三控制電路211到213的操作。3位測試模式信號TMTWRMIN02被從圖1的命令解碼器13輸出。
圖9顯示了圖8的第三控制電路213的詳細配置。控制信號BNKCKTMRb被通過微調延遲電路41和反相器42以此順序提供到AND門43的一個輸入終端。在正常模式下變高的控制信號bTMTWRMIND被提供到AND門43的其他輸入終端。控制信號bBNKTMRRCb與對控制信號bTMTWRMIND的補充的控制信號TMTWRMIND一起，被提供到AND門44。AND門43、44的輸出被提供到NOR門45。NOR門45的輸出被反相器46反轉，從而生成控制信號bBNKTRMb。
圖10顯示了圖8的第一控制電路211的詳細配置。當電源被打開時變高的控制信號CHRDY和信號BKb被提供到NAND門51。信號BKb被提供到反相器52。NAND門51的輸出被提供由相互串聯的奇數數量(在實施例中，三個)的反相器構成的延遲電路53，從而生成信號Bkdelay。
此外，第一控制電路211包括六個半位移位電路57到62，每一個電路都由NAND門54和兩個時鐘反相器55、56構成。這六個半位移位電路57到62以多級形式連接。具體來說，與補充內部時鐘信號CKTRCNT、bCKTRCNT同步，反相器52的輸出被延遲時鐘信號CKTRCNT、bCKTRCNT中的每一個信號中的半位，從而將輸出移位到後面的階段。內部時鐘信號CKTRCNT、bCKTRCNT與外部時鐘信號VCLK、VbCLK同步。
在半位移位電路57到62中的每一個電路中，反相器52的輸出或前面半位移位電路的NAND門54的輸出被提供到時鐘反相器55。時鐘反相器55的輸出被提供到對應的半位移位電路中的NAND門54的一個輸入終端。信號Bkdelay被提供到每一個NAND門54的其他輸入終端。連接時鐘反相器56，以便將對應的NAND門54的輸出反饋到其他輸入終端。
然後，在奇數編號階段一第一階段、第三階段、第五階段一的半位移位電路57、59、61，當內部時鐘信號CKTRCNT的狀態為低以及其補充內部時鐘信號bCKTRCNT狀態為高並反轉輸入信號時，每一個時鐘反相器55運行。此外，當內部時鐘信號CKTRCNT的狀態為高以及其補充內部時鐘信號bCKTRCNT的狀態為低並反轉輸入信號時，奇數編號階段的半位移位電路中的每一個時鐘反相器56運行。
相反，在偶數編號階段一第二階段、第四階段、第六階段一的半位移位電路58、60、62，當內部時鐘信號CKTRCNT的狀態為高以及其補充內部時鐘信號bCKTRCNT狀態為低並反轉輸入信號時，每一個時鐘反相器55運行。此外，當內部時鐘信號CKTRCNT的狀態為低以及其補充內部時鐘信號bCKTRCNT的狀態為高並反轉輸入信號時，每一個時鐘反相器56運行。
然後，半位移位電路57到62分別輸出移位信號CLKTM05、CLKTM10、CLKTM15、CLKTM20、CLKTM25、CLKTM30。每一個移位信號的結尾處添加的數字表示移位信號被從信號BKb移位(或延遲)了多少時鐘的內部時鐘信號CKTRCNT、bCKTRCNT。例如，移位信號CLKTM05表示從信號BKb移位了半個時鐘的內部時鐘信號CKTRCNT、bCKTRCNT的信號。移位信號CLKTM30表示從信號BKb移位了三個時鐘的內部時鐘信號CKTRCNT、bCKTRCNT的信號。
從信號BKb移位了一個半時鐘的內部時鐘信號CKTRCNT、bCKTRCNT的移位信號CLKTM15被提供到由p通道和n通道MOS電晶體構成的傳輸門63的一個末尾。同樣，從信號BKb移位了三個時鐘的內部時鐘信號CKTRCNT、bCKTRCNT的移位信號CLKTM30被提供到由p通道和n通道MOS電晶體構成的傳輸門64的一個末尾。每一個傳輸門63、64的傳導都受彼此補充的信號TMTWRMIN、bTMTWRMIN的控制。
當控制信號TMTWRMIN的狀態為高，控制信號bTMTWRMIN的狀態為低時，一個傳輸門63進行傳導。當控制信號TMTWRMIN的狀態為低，控制信號bTMTWRMIN的狀態為高時，另外一個傳輸門64進行傳導。
傳輸門63、64的其他末尾彼此連接，使另外一個末尾成為共同的連接點。共同的連接點上的信號被反相器65反轉，從而產生控制信號BNKCKTMRb。此外，傳輸門63、64的共同連接點上的信號被由相互串聯的奇數數量(在本實施例中，三個)的反相器構成的延遲電路66反轉和延遲。延遲電路66生成控制信號BNKCKTMRDVb。控制信號BNKCKTMRb被提供到圖9的微調延遲電路41圖11A到11G顯示了圖8的第四個控制電路214的詳細配置。在測試模式下，第四個控制電路214對測試模式信號進行解碼，以根據測試模式的設置狀態調整存儲器組計時器信號的延遲時間。在此實施例中，輸入三個位TMTWRMIN0、TMTWRMIN1、TMTWRMIN2作為測試模式信號。從圖1的命令解碼器13輸出測試模式信號TMTWRMIN0、TMTWRMIN1、TMTWRMIN2。表1中顯示了測試模式信號和為存儲器組計時器信號調整的延遲時間之間的關係的示例。
表1
如表1所示，當兩個測試模式信號TMTWRMIN0、TMTWRMIN1是「0」時，不調整延遲時間(初始)，不管測試模式信號TMTWRMIN2的電平如何。當兩個測試模式信號TMTWRMIN0和TMTWRMIN2是「0」並且測試模式信號TMTWRMIN1是「1」時，向存儲器組計時器信號添加2.35ns的延遲。此後，從存儲器組計時器電路17輸出延遲信號。當測試模式信號TMTWRMIN0是「0」並且兩個測試模式信號TMTWRMIN1、TMTWRMIN2是「1」時，向存儲器組計時器信號添加3.42 ns的延遲。此後，從存儲器組計時器電路17輸出延遲信號。在下文中，根據測試模式信號TMTWRMIN0、TMTWRMIN1、TMTWRMIN2以同一方式向存儲器組計時器信號添加特定的延遲。此後，從存儲器組計時器電路17輸出延遲信號。
在圖11E和11F中，反相器71、72反轉測試模式信號TMTWRMIN0、TMTWRMIN1並分別輸出信號bTMTWRMIN0、bTMTWRMIN1。
如圖11A所示，測試模式信號TMTWRMIN0和反轉的信號bTMTWRMIN1被提供到NAND門73。NAND門73的輸出，與稍後將要講述的信號bFSTWRMIND一起，被提供到NOR門74。NOR門74輸出第一解碼信號TWRDEF1。NAND門73的輸出，與信號FSTWRMIND一起，被提供到NOR門75。NOR門75輸出第二解碼信號TWRDEF2。
如圖11B所示，反轉的測試模式信號bTMTWRMIN0和測試模式信號TMTWRMIN1被提供到NAND門76。NAND門76的輸出，與信號bFSTWRMIND一起，被提供到NOR門77。NOR門77輸出第三解碼信號TWRFST1。NAND門76的輸出，與信號FSTWRMIND一起，被提供到NOR門78。NOR門78輸出第四個解碼信號TWRFST2。
如圖11C所示，測試模式信號TMTWRMIN0和TMTWRMIN1被提供到NAND門79。NAND門79的輸出，與信號bFSTWRMIND一起，被提供到NOR門80。NOR門80輸出第五個解碼信號TWRDLY1。NAND門79的輸出，與信號FSTWRMIND一起，被提供到NOR門81。NOR門81輸出第六個解碼信號TWRDLY2。
下面，表2顯示了測試模式信號 TMTWRMIN0、TMTWRMIN1、TMTWRMIN2和第一到第六個解碼信號的選擇的狀態之間的關係。
在圖11D中，由XOR門82構成的電路和反相器83用於生成信號FSTWRMIND、bFSTWRMIND。XOR門82的一個輸入終端連接到電源節點。高信號始終被提供到輸入終端。測試模式信號TMTWRMIN2被提供到XOR門82的另外一個輸入終端。然後，XOR門82輸出信號FSTWRMIND。信號FSTWRMIND被反相器83反轉，從而輸出信號bFSTWRMIND。
圖11G顯示了從圖11A到11C的電路輸出的第一到第六個解碼信號生成控制信號TMTWRMIND、bTMTWRIND。在圖8中的第一到第三控制電路211到214中使用了控制信號TMTWRMIND、bTMTWRMIND。第一、第三和第五個解碼信號TWRDEF1、TWRFST1、TWRDLY1被提供到NOR門85。第二、第四個和第六個解碼信號TWRDEF2、TWRFST2、TWRDL2被提供到NOR門86。NOR門85、86的輸出被提供到NAND門87。NAND門87輸出信號TMTWRMIND。信號TMTWR1MIND被反相器88反轉，從而生成信號bTMTWRMIND。
圖12顯示了圖8的第二控制電路212的詳細配置。圖11G的電路輸出的信號BNKCKTMRDVb和信號TMTWRMIND被提供到NAND門91。 NAND門91的輸出不僅被提供到NOR門92的一個輸入終端，而且還被提供到反相器93。反相器93的輸出被提供到p通道MOS電晶體94的門和n通道MOS電晶體95的門。p通道MOS電晶體94的源連接到電源節點。n通道MOS電晶體95的源連接到接地電位的節點。n通道MOS電晶體96的源漏極插入在p通道的漏極和n通道MOS電晶體94、95之間。信號bTMTWRMIND被提供到n通道MOS電晶體96的門。
由相互串聯的偶數數量(在本實施例中，兩個)的反相器構成的延遲電路97的輸入終端連接到MOS電晶體94的漏極。延遲電路97的輸出終端連接到NOR門92的另外一個輸入終端。許多相互串聯的(在本實施例中，六個)延遲電路98到103的一端連接到MOS電晶體94的漏極。然後，n通道MOS電晶體104到109中的每一個的源漏極插入在相互串聯的延遲電路98到103的對應的輸出節點和MOS電晶體95的漏極之間。圖11A到11C的電路輸出的第一到第六個解碼信號被分別提供到n通道MOS電晶體104到109。具體來說，第三解碼信號TWRFST1被提供到n通道MOS電晶體104的門。第四個解碼信號TWRFST2被提供到n通道MOS電晶體105的門。第一解碼信號TWRDEF1被提供到n通道MOS電晶體106的門。第二解碼信號TWRDEF2被提供到n通道MOS電晶體107的門。第五個解碼信號TWRDLY1被提供到n通道MOS電晶體108的門。第六個解碼信號TWRDLY2被提供到n通道MOS電晶體109的門。
然後，在圖12的第二控制電路212調整其延遲時間的信號bBNKTMRRCb由反相器110生成，該反相器反轉NOR門92的輸出。信號bBNKTMRRCb被提供到圖9的第三控制電路213中的AND門44。
下面將講述具有上述配置的快速周期RAM，集中討論存儲器組選擇電路和存儲器組計時器電路的操作。
當打開電源時，信號CHRDY變低，導致構成圖7的觸發器電路36的NAND門35的輸出變高，從而促使信號BKb的電平降低。此時，信號bACTV處於較高電平，NOR門32的輸出處於低電平，反相器33的輸出處於高電平。
此後，假設，與存儲器組地址一起，輸入第一命令，以指定存儲器組BANK0。指定存儲器組BANK0會導致存儲器組選擇信號BANKS0變高，促使信號BK、NAND門34的輸出的電平降低，從而打開存儲器組未選定的狀態。
當輸入第一命令之後控制信號bACTV變低時，在延遲電路31中的延遲時間消逝之後，延遲電路31的輸出從低電平變為到高電平之前，NOR門32的輸出變高，反相器33的輸出變低。此後，NAND門34的輸出，或信號BK變高，從而打開存儲器組選擇狀態。在存儲器組選擇狀態，字線驅動延遲電路18、字線驅動延遲監視電路19、字線驅動啟用電路20、讀出放大器驅動啟用電路21，以及列驅動啟用電路22運行，從而執行字線的驅動操作和讀出放大器的讀出操作，從而在存儲單元陣列23中啟動數據讀取和寫入操作。
此時，假設信號CHRDY已經變為高電平，信號bBNKTMRb處於高電平。然後，NAND門35的輸出被反轉到低電平，信號BKb變高。信號BKb被輸入到圖10的第一控制電路211。
在第一控制電路211中，因為信號CHRDY已經處於高電平，當信號BKb變高時，NAND門51的輸出變低，使信號Bkdelay、延遲電路53的輸出變高。當信號Bkdelay變高時，這就啟用半位移位電路57到62中的每一個NAND門54，從而使半位移位電路56到62可以運行。即，在它們可以運行之後，反相器52的輸出與內部時鐘信號CKTRCNT、bCKTRCNT按順序在六個半位移位電路57到62上被移位(或延遲)半位的內部時鐘信號CKTRCNT、bCKTRCNT。結果，移位信號CLKTM05、CLKTM10、CLKTM15、CLKTM20、CLKTM25、CLKTM30按順序從高電平更改為低電平。
在正常模式下，圖11G的電路輸出的信號TMTWRMIN處於低電平，信號bTMTWRMIN處於高電平。因此，圖10的傳輸門64打開。結果，在信號BKb出現之後三個時鐘變低的半位移位電路62的移位信號CLKTM30穿過傳輸門64並被提供到反相器65和延遲電路66。
即，在正常模式下，在信號BKb變高之後三個時鐘的內部時鐘，信號BNKCKTMRb和BNKCKTMRDVb與內部時鐘信號CKTRCNT、bCKTRCNT同步變高。
當信號BNKCKTMRb變高時，圖9的第三控制電路213中的反相器42的輸出變低。在正常模式下，由於被提供到圖9的AND門43的信號bTMTWRMIND處於高電平，反相器42的輸出變低，然後AND門43的輸出變低。結果，圖9的NOR門45的輸出變高，促使信號bBNKTMRb、反相器46的輸出的電平降低。因此，向其提供信號bBNKTMRb的圖7的NAND門35的輸出變高，促使信號BKb、反相器37的輸出的電平降低。此外，在NAND門35的輸出變高之後，NAND門34的輸出或信號BK變低，從而再次打開存儲器組未選定的狀態。
如上文所述，在正常模式下，在輸入第一命令並且信號bACTV變低之後，信號BK和BKb變高，從而打開存儲器組選擇狀態。此後，在三個時鐘的內部時鐘信號之後，信號BK和BKb變低。即，在選擇了存儲器組之後三個時鐘，以這樣的方式執行控制，以便存儲器組未選定的狀態自動打開。
接下來，將講述測試模式下的操作。
由於從當信號BK和BKb變高直到選擇了存儲器組之間的操作與正常模式下的操作相同，這裡將不再贅述。
在測試模式下，當輸入測試模式時，圖11G的電路輸出的信號TMTWRMIN變高，信號bTMTWRMIN變低，從而打開圖10的第一控制電路211中的傳輸門63。結果，在信號BK和BKb變高之後一個半時鐘變低的半位移位電路59中的移位信號CLKTM15穿過傳輸門63並被提供到反相器65和延遲電路66。
即，在測試模式下，在信號BK和BKb變高之後，一個半時鐘之後與內部時鐘信號同步，信號BNKCKTMRb和BNKCKTMRDVb變高。
由於信號TMTWRMIND已經處於高電平，當信號BNKCKTMRb變高，圖12的第二控制電路212中的NAND門91的輸出變低，反相器93的輸出變高。這將打開圖12的n通道MOS電晶體95。
在測試模式下，由於信號bTMTWRMIND處於低電平，n通道MOS電晶體96關閉，將p通道MOS電晶體94的漏極與n通道MOS電晶體95的漏極分開。
另一方面，在信號BNKCKTMRb變高之前，圖12的NAND門91的輸出處於高電平，反相器93的輸出處於低電平，從而打開圖12的p通道MOS電晶體94。當p通道MOS電晶體94被打開時，到圖12的延遲電路97的輸入變高。然後，延遲電路97的輸出變高。結果，NOR門92的輸出變低，促使反相器110的輸出升級。
在此狀態，當n通道MOS電晶體95打開，p通道MOS電晶體94的漏極通過許多相互串聯的延遲電路98到103中的任何一個、許多n通道MOS電晶體104到109，以及n通道MOS電晶體95中的任何一個的串聯連接被放電到接地電位。例如，測試模式信號bTMTWRMIN0、TMTWRMIN1、TMTWRMIN2是「0」、「1」和「0」，第三解碼信號在圖11B的電路中變高。結果，向其提供信號TWRFST1的n通道MOS電晶體104打開，導致p通道MOS電晶體94的漏極通過延遲元件98、n通道MOS電晶體104和n通道MOS電晶體95的一串聯連接被放電到接地電位。
此外，例如，當輸入諸如導致第四個解碼信號TWRFST2變高之類的測試模式信號時，向其提供信號TWRFST2的n通道MOS電晶體105打開，導致p通道MOS電晶體94的漏極通過延遲電路98、99、n通道MOS電晶體105，以及n通道MOS電晶體95的串聯連接被放電到接地電位。
當p通道MOS電晶體94的漏極由於放電而變低時，延遲電路97的輸出也變低，導致NOR門92的輸出被反轉到高電平，從而導致信號bBNKTMRRCb、反相器110的輸出，被反轉到低電平。
這裡，在從輸入到NAND門91的信號BNKCKTMRDVb變高直到反相器110輸出的信號bBNKTMRRCb被反轉到低電平的這一段時間內，可以根據測試模式的設置狀態從表1選擇適當的值。
在測試模式下，由於被提供到圖9的AND門44的信號TMTWRMIND處於高電平，當信號bBNKTM1RRCb變低時，圖9的AND門44的輸出變低。結果，圖9的NOR門45的輸出變高，導致信號bBNKTMRb、反相器46的輸出變低。此外，向其提供信號bBNKTMRb的NAND門35的輸出變高，導致信號BKb、反相器37的輸出變低。在NAND門35的輸出被反轉到高電平之後，NAND門34的輸出，或信號BK，也被反轉到低電平。
如上文所述，在測試模式下，在輸入第一命令並且信號bACTV變低之後，信號BK和BKb變高，從而打開存儲器組選擇狀態。然後，一個半時鐘的內部時鐘信號之後，信號BNKCKTMRDVb變高。在圖12的第二控制電路212中，信號BNKCKTMRDVb被延遲對應於測試模式設置狀態的延遲時間。然後，信號BK和BKb變低，從而促使存儲器組進入未選定的狀態。
即，提供存儲器組計時器電路使得執行如圖4所述的存儲器組控制成為可能。
由於使用具有上述配置的存儲器組計時器電路17能使存儲器組選擇信號BK在存儲器組選擇信號BK被激活之後1.5個時鐘或3時鐘內部時鐘信號被停用，則可以始終穩定恢復時間的長度和預先充電操作的起始時間，而不依賴於任何進程。
此外，通過存儲器組計時器電路，使得在測試模式下停用被激活的存儲器組選擇信號BK的延遲時間不同於正常模式下的延遲時間。這裡，將考慮被激活的存儲器組選擇信號BK用常量時間激活的情況。
圖13是幫助說明這樣的情況下的操作的時間圖在存儲器組選擇信號BK被激活(或變高)之後3個時鐘的時鐘信號VCLK信號BK被停用。
當信號BKb處於低電平時，信號bBNKTMRc處於高電平。接下來，與外部時鐘信號VCLK同步輸入第一命令，導致信號BK變高(進入存儲器組選擇狀態)。然後，3個時鐘的外部時鐘信號之後，信號bBNKTMRc變低。此後，信號BK變低。
具體來說，當被激活的存儲器組選擇信號BK被用常數時間停用之後，這能以這樣的方式執行控制，以便字線WL在輸入第一命令之後三個時鐘變低，不管具有短周期的短周期還是具有長周期的長周期。因此，在控制信號CSL變高之前字線WL不可能變低。
由於存儲器組選擇信號BK的下降與時鐘信號同步受到控制，實施例的存儲器組計時器電路與使用RC延遲電路的傳統的存儲器組計時器電路相比具有對進程(例如，電阻中的變化)，電源電壓、和溫度的依賴性較小，以及甚至在長周期中充分地保護恢復時間的優點。
然而，與時鐘信號同步也會引起問題。問題是在模分類試驗中篩選存儲單元時，不能篩選由於BS電阻等等而產生的缺陷。
這裡，在圖14中，BS電阻是在存儲單元中的存儲單元電晶體241和存儲單元電容器242之間產生的寄生電阻，即，在存儲節點243上或依賴於進程的電阻。
下面將參考圖15A和15B講述BS電阻引起的問題。圖15A和15B是顯示存儲單元的恢復和預先充電的信號波形圖表，並將BS電阻考慮在內。BS電阻的問題是由於由位線BL上的電阻值和寄生電容的值構成的RC延遲導致的存儲單元的恢復不足。即，隨著BS電阻值變大，由於RC延遲，將需要更多時間恢復存儲單元(BAS恢復)。
如圖15A所示，由於即使當因BS電阻而使RC組件增大，tCK長周期有足夠的恢復時間剩下，考慮圖中的實線顯示的BS電阻的存儲單元CE1的恢復電平到達虛線顯示的理想恢復電平。即，在tCK長周期中，可以將存儲單元CE1充分地寫入。
然而，如圖15B所示，BS電阻在tCK短周期中具有較大的影響。即，考慮圖15B中的實線顯示的BS電阻的存儲單元CE1的恢復電平比虛線顯示的理想恢復電平小得多，結果，存儲單元CE1的不足的恢復變得比較嚴重。
通常情況下，製造的存儲器要經過模分類試驗。此時，確定是次品的存儲器晶片被丟棄。其BS電阻值由於與製造過程相關的原因而增大的存儲器晶片必須在模分類試驗中篩選掉。由於模分類試驗的性質，一般來講必須使用速度相對較低的測試器。模分類試驗中使用的測試器的周期tCK是32ns或更長，對於長周期，取決於測試器。因此，使用低速度測試器使得篩選諸如BS電阻之類的有缺陷的存儲單元不可能進行。
由於在存儲單元被密封在封裝包之後不使用高速測試器的測試不能篩選掉缺陷，這使得恢復有缺陷的存儲單元不可能實現，從而降低合格率。
在本實施例的存儲器中，在測試模式下停用被激活的存儲器組選擇信號時的延遲時間不同於存儲器組計時器電路中的正常模式下的延遲時間。即，在測試模式下，使恢復時間比正常模式更短。這使得使用速度相對較低的測試器執行模分類試驗，以篩選其BS電阻值增大的有缺陷的存儲單元。即，在存儲單元被密封在封裝包中之後用高速測試器進行測試是沒有必要的，可以使用冗餘功能執行恢復，從而防止合格率降低。
在存儲器組計時器電路中，當與時鐘信號同步時取消選定存儲器組的時間簡單地被調整到列選擇操作，調整取消選定存儲器組的時間以便滿足存儲單元的所需要的篩選條件可能是困難的。
在本實施例中，在存儲器組計時器電路17中提供了具有如圖12所示的配置的第二控制電路212，從而能使根據測試模式狀態取消選定存儲器組的時間的微調。這樣可以實現最佳的篩選條件。
然而，當調整取消選定存儲器組以便滿足存儲單元的所需要的篩選條件的時間變得容易時，可以消除存儲器組計時器電路17中的第二控制電路212。圖16的方框圖中顯示了沒有第二控制電路212的存儲器組計時器電路17的內部配置。在這種情況下，第一控制電路211輸出的信號 BNKCKTMRDVb被反轉並作為信號bBNKTMRRCb輸入到圖9的第三控制電路213。
本發明不僅限於上述實施例，也可以以各種方式進行修改。例如，在圖10的第一控制電路211中，在測試模式下在信號BKb之後一個半時鐘的時鐘信號，移位信號CLKTM15變低。然而，代替CLKTM15，可以使用比正常模式下使用的移位信號CLKTM30更早地變低的移位信號。此外，微調延遲時間不僅限於表1中列出的值。
權利要求
1.一種同步半導體存儲器設備，包括許多存儲器組，每個存儲器組都包括許多連接到許多字線的存儲單元，並且從存儲單元讀取數據並且將數據寫入到存儲單元中；一種命令解碼器電路，該電路接收與外部時鐘信號同步輸入的命令，檢測該命令是讀取命令還是寫入命令，並且，當檢測到讀取命令或寫入命令時，輸出一個第一控制信號，該信號能促使在許多存儲器組中進行讀取操作或寫入操作；許多存儲器組選擇電路，它們是為許多存儲器組提供的，並形成一對一的對應關係，接收第一控制信號，激活一個第二控制信號，以根據第一控制信號激活每一個存儲器組，並且向許多存儲器組輸出第二控制信號；以及許多存儲器組計時器電路，它們連接到許多存儲器組選擇電路，並形成一對一的對應關係，並且，在第二控制信號被激活之後，與內部時鐘信號同步地停用被激活的第二控制信號，內部時鐘信號與外部時鐘信號同步，並且以這樣的方式執行控制，以使第二控制信號在測試模式下被停用的時間不同於在正常模式下被停用的時間。
2.根據權利要求1所述的存儲器設備，其特徵在於，許多存儲單元中的每一個存儲單元都分別包括一個存儲單元電晶體和一個存儲單元電容器。
3.根據權利要求1所述的存儲器設備，其特徵在於，測試模式是篩選有缺陷的存儲單元所採用的測試模式。
4.根據權利要求1所述的存儲器設備，其特徵在於，許多存儲器組選擇電路中的每一個電路都包括觸發器電路，該電路接收對應於第一控制信號的信號和存儲器組計時器電路的輸出信號。
5.根據權利要求1所述的存儲器設備，進一步包括字線驅動啟用電路，該電路接收從許多存儲器組選擇電路中的每一個電路輸出的第二控制信號，並且在要根據第二控制信號選擇的所說的許多存儲器組的對應的一個存儲器組中，啟用字線。
6.根據權利要求1所述的存儲器設備，其特徵在於，許多存儲器組計時器電路中的每一個電路通過用如下這種方式與內部時鐘信號同步對第二控制信號進行移位來停用被激活的第二控制信號在測試模式下，在對第二控制信號移位內部時鐘信號的第一時鐘的數量之後，存儲器組計時器電路停用第二控制信號，在正常模式下，在對第二控制信號移位大於內部時鐘信號的第一時鐘的數量的第二時鐘的數量之後，存儲器組計時器電路停用第二控制信號。
7.根據權利要求6所述的存儲器設備，其特徵在於，在第二控制信號被激活之後，許多存儲器組計時器電路的每一電路，在測試模式下，在對第二控制信號移位內部時鐘信號的1.5個時鐘之後停用第二控制信號，在正常模式下，在對第二控制信號移位內部時鐘信號的3個時鐘之後停用第二控制信號。
8.根據權利要求1所述的存儲器設備，其特徵在於，許多存儲器組計時器電路中的每一個電路包括一個調整電路，在測試模式下，該電路根據測試模式的設置狀態調整第二控制信號的激活時段。
9.根據權利要求1所述的存儲器設備，其特徵在於，許多存儲器組計時器電路中的每一個電路包括以多級形式連接的許多移位電路，它們與第二控制信號同步移位第三控制信號，第二控制信號與內部時鐘信號同步，以及選擇電路，該電路根據第四控制信號選擇許多移位電路中的任何一個電路的移位輸出信號。
10.根據權利要求9所述的存儲器裝置，其特徵在於，許多存儲器組計時器電路中的每一個電路都包括一個延遲電路，該電路根據測試模式的設置狀態將選擇電路輸出的移位輸出信號延遲一個特定的時段。
11.根據權利要求1所述的存儲器設備，其特徵在於，許多存儲器組計時器電路中的每一個電路包括以多級形式連接的許多半位移位電路，它們與內部時鐘信號同步地將與第二控制信號同步的第三控制信號按順序移位半個位的內部時鐘信號，第一選擇電路，該電路在測試模式下選擇一個第一移位輸出信號，該第一移位輸出信號是通過從許多半位移位電路的移位輸出信號對第三控制信號移位1.5個時鐘的內部時鐘信號而獲得的，以及第二選擇電路，其輸出節點連接到第一選擇電路的輸出節點，在正常模式下，該電路選擇一個第二移位輸出信號，該第二移位輸出信號是通過從許多半位移位電路的移位輸出信號對第三控制信號移位3個時鐘的內部時鐘信號而獲得的。
12.一種控制同步半導體存儲器設備的方法，該設備具有許多存儲器組，每一個存儲器組都包括許多連接到許多字線的存儲單元，並從存儲單元讀取數據並將數據寫入存儲單元，該方法包括與外部時鐘信號同步接收命令輸入，檢測該命令是讀取命令還是寫入命令，並且，當檢測到讀取命令或寫入命令時，輸出第一控制信號，該信號能促使在許多存儲器組中進行讀取操作或寫入操作，根據第一控制信號激活第二控制信號，以激活許多存儲器組中的每一個存儲器組；以及在第二控制信號被激活之後，與內部時鐘信號同步地停用被激活的第二控制信號，內部時鐘信號與外部時鐘信號同步，並使第二控制信號在測試模式下被停用的時間不同於在正常模式下被停用的時間。
13.根據權利要求12所述的方法，其特徵在於，測試模式是篩選有缺陷的存儲單元所採用的測試模式。
14.根據權利要求12所述的方法，其特徵在於，將被激活的第二控制信號停用的控制是通過與內部時鐘信號同步地移位第二控制信號來執行的，以及在測試模式下，在第二控制信號被移位內部時鐘信號的第一時鐘的數量之後，第二控制信號被停用，以及，在正常模式下，在第二控制信號被移位大於內部時鐘的第一時鐘的數量的第二時鐘的數量之後，第二控制信號被停用。
15.根據權利要求14所述的方法，其特徵在於在第二控制信號被激活之後，在測試模式下，在第二控制信號被移位1.5個時鐘的內部時鐘信號之後，第二控制信號被停用，以及，在正常模式下，在第二控制信號被移位3個時鐘的內部時鐘信號之後，第二控制信號被停用。
16.根據權利要求14所述的方法，其特徵在於在測試模式下，根據測試模式的設置狀態調整第二控制信號的激活時段。
全文摘要
一種同步半導體存儲器設備，包括許多存儲器組，它們從存儲單元讀取數據並向存儲單元寫入數據，一種命令解碼器電路，該電路接收命令，檢測該命令是讀取命令還是寫入命令，並且，當檢測到讀取命令或寫入命令時，輸出一個第一控制信號，該信號能促使在許多存儲器組中進行讀取操作或寫入操作；存儲器組選擇電路，它們激活一個第二控制信號以激活每一個存儲器組，以及存儲器組計時器電路，它們停用被激活的第二控制信號並且執行控制的方式可以使第二控制信號在測試模式下被停用的時間不同於在正常模式下被停用的時間。
文檔編號G01R31/30GK1435843SQ03103548
公開日2003年8月13日 申請日期2003年1月29日 優先權日2002年1月29日
發明者熊崎規泰, 大島成夫, 川口一昭 申請人:株式會社東芝