靜電放電保護電路元件的製作方法
2023-05-09 04:08:51 4
專利名稱：：靜電放電保護電路元件的製作方法
技術領域：
：本發明涉及一種半導體元件，更特別涉及一種用於靜電放電保護電路的橫向擴散金屬氧化物半導體(lateraldoublediffusedmetaloxidesemiconductor;LDMOS)元件。
背景技術：
：靜電放電(ElectrostaticDischarge;ESD)是造成大多數的電子元件或電子系統受到過度電性應力(ElectricalOverstress;EOS)破壞的主要因素。這種破壞會導致半導體元件以及電腦系統永久性的毀壞，因而影響集成電路(IntegratedCircuits;ICs)的電路功能，使得電子產品工作不正常。在深次微米半導體工藝中，由於元件尺寸微縮，元件的靜電放電(ElectrostaticDischarge;ESD)耐受度相對變差，因此，l爭電力欠電防護i殳計在IC設計時即必需加以考量。通常商用IC的靜電放電耐受度必需通過人體放電模式(HumanBodyModel;HBM)2kV與機器放電模式(MachineModel;MM)200V的測試。為了能夠承受如此高電壓的靜電放電測試，IC上的靜電放電防護元件常具有大元件尺寸的設計。為了儘可能節省管芯面積，在布局(layout)上，這種大尺寸的元件通常以指狀(multi-fmger)的方式來實現。然而，對於目前廣泛-使用於電源管理的LDMOS元件來iJi,指狀的LDMOS元件目前仍無法通過人體放電模式(HBM)2kV與機器放電模式(MM)200V的測試，因此，亟需一種具有足夠的靜電放電耐受度的LDMOS元件來作為靜電放電保護電路的元件。
發明內容本發明提供一種用於靜電放電保護電路的LDMOS元件，其具有較高的靜電放電耐受度。本發明提出一種靜電放電保護電路元件，其包括至少一個橫向擴散金屬4氧化物半導體(LDMOS)元件。該LDMOS元件包括具有第一導電型的基底、具有第二導電型的深井區。基底包括第一區域與第二區域。深井區位於基底的第一區域與第二區域之內。該LDMOS元件還包括柵極、具有第一導電型的注入區、具有第二導電型的階區、具有第二導電型的第一摻雜區、具有第一導電型的基體區、具有第二導電型的第二摻雜區以及具有第一導電型的摻雜區。柵極位於第一區域區與第二區域之間的基底上。注入區位於基底的第一區域內。階區位於第一區域的深井區中。第一摻雜區位於階區中。基體區位於第二區域的深井區中。第二摻雜區位於基體區中。摻雜區位於基體區中，且與第二摻雜區相鄰。依照本發明的實施例所述，上述的用於靜電放電保護電路元件中，上述注入區位於第一摻雜區與階區之間。依照本發明的實施例所述，上述的用於靜電放電保護電路元件中，上述注入區位於第一摻雜區下方。依照本發明的實施例所述，上述的用於靜電放電保護電路元件中，上述注入區位於階區之中。依照本發明的實施例所述，上述的用於靜電放電保護電路元件中，上述注入區位於階區與深井區之間。依照本發明的實施例所述，上述的用於靜電放電保護電路元件中，上述注入區位於深井區之中。依照本發明的實施例所述，上述的用於靜電放電保護電路元件中，上述第一導電型為P型，上述第二導電型為N型。依照本發明的實施例所述，上述的用於靜電放電保護電路元件中，上述第一導電型為N型，上述第二導電型為P型。依照本發明的實施例所述，上述的用於靜電放電保護電路元件還包括第二導電型輕摻雜區，位於柵極與第二摻雜區之間的基體區中。依照本發明的實施例所述，上述的用於靜電放電保護電路元件還包括具有第一導電型的井區，位於深井區的外圍；以及防護環，位於井區中。依照本發明的實施例所述，上述的用於靜電放電保護電路元件還包括隔離結構，位於防護環與第二摻雜區之間。依照本發明的實施例所述，上述的用於靜電放電保護電路元件中，上述隔離結構包括場氧化層結構或淺溝槽隔離結構。依照本發明的實施例所述，上述的用於靜電放電保護電路元件包括多個上述的LDMOS元件。依照本發明的實施例所述，上述的用於靜電放電保護電路元件中，上述那些LDMOS元件的多個柵極彼此連接。依照本發明的實施例所述，上述的用於靜電放電保護電路元件中，上述那些LDMOS元件的多個柵極連接呈多指狀。本發明的用於靜電放電保護電路的LDMOS元件，其作為漏極的摻雜區下方形成注入區確實可以達到提升耐受度的目的。為讓本發明的上述特徵和優點能更明顯易懂，下文特舉優選實施例，並配合所附圖，作詳細說明如下。圖1為依照本發明的實施例所繪示的用於靜電放電保護電路的LDNMOS元件的剖面示意圖。圖1A為依照本發明的實施例所繪示的用於靜電放電保護電路的LDNMOS元件的俯碎見圖。圖2為依照本發明的另一實施例所繪示的用於靜電放電保護電路的LDNMOS元件的剖面示意圖。圖3為依照本發明的又一實施例所繪示的用於靜電放電保護電路的LDNMOS元件的剖面示意圖。圖4為依照本發明的再一實施例所繪示的用於靜電放電保護電路的LDNMOS元件的剖面示意圖。圖5分別為依照本發明實-險例所形成的LDNMOS在進行封裝之前所測量的電性關係圖。附圖標記說明10、20:LDNMOS元件100:P型基底101a、101b:隔離結構102:N型深井區104a、104b:P型基體區106、108a、108b:N型4參雜區110a、110b:柵極116a、116b:P型井區134a、134b:P型摻雜區118a、118b:防護環130:N型階區132:P型注入區136a、136b:N型輕摻雜區140:第一區域150a、150b:第二區域具體實施例方式本發明的用於靜電放電保護電路的LDMOS元件可以是LDNMOS元件或LDPMOS元件。以下是以LDNMOS元件來說明，其中以P型來表示第一導電型，而以N型來表示第二導電型，但本發明並不以此為限。本領域一般技術人員應了解，本發明亦可以將第一導電型置換成N型，將第二導電型置換成P型以形成LDPMOS元件。以下，將以兩個LDNMOS元件所構成的靜電放電保護電路元件為例來做詳細說明，但並非用以限定本發明，本發明並不對LDMOS元件的數量做特別的限制。圖1為依照本發明的實施例所繪示的用於靜電放電保護電路的LDNMOS元件的剖面示意圖。請參考圖1,靜電放電保護電路元件包括LDNMOS元件10、20，其包括P型基底100與N型深井區102。P型基底100分為第一區域140、第二區域150a與第二區域150b。第一區域140在第二區域150a與第二區域150b之間。N型深井區102位於基底100的第一區域140、第二區域150a與第二區域150b之中。在實施例中，形成N型深井區102的能量例如是16002000KeV;劑量例如是10u~3x1012/cm2。用於靜電放電保護電路的LDNMOS元件10還包括柵極110a、N型第一摻雜區106、N型階區(graderegion)130、兩個N型第二摻雜區108a、P型摻雜區134a及P型基體區104a。LDNMOS元件20還包括柵極、N型第一摻雜區106、N型階區130、兩個N型第二摻雜區108b、P型摻雜區134b及P型基體區104b。N型階區130,其位於第一區域140內的深井區102中。在實施例中，形成N型階區130的能量例如是50150KeV;劑量例如是10"5x10l2/cm2。N型第一摻雜區106例如為N+4參雜區，其位於同導電型的階區130中，作為用於靜電放電保護電路的LDNMOS元件10、20的共同漏極區，通過接觸窗與焊墊電性連接。在實施例中，形成N型第一摻雜區106的能量例如是60~100KeV;劑量例如是10142x1015/cm2。P型基體區104a、104b分別位於第二區域150a、150b內的N型深井區102中。在實施例中，形成P型基體區104a、104b的能量例如是160200KeV;劑量例如是1012~4x1013/cm2。N型第二摻雜區108a、108b例如為N+摻雜區，分別位於基體區104a、104b中，作為用於靜電放電保護電路的LDNMOS元件10、20的源極區。在實施例中，形成N型第二4參雜區108a、108b的能量例如是60100KeV;劑量例如是1014~2x1015/cm2。P型摻雜區134a、134b例如為P+4參雜區，其分別位於P型基體區104a、104b中，且夾於兩個N型第二摻雜區108a以及兩個N型第二摻雜區108b之間。在實施例中，形成P型摻雜區134a、134b的能量例如是3575KeV;劑量例如是1014~3x1015/cm2。P型摻雜區134a、134b分別與N型第二摻雜區108a、108b透過接觸窗與源極電性連接。柵極110a位於第一區域140與第二區域150a之間的深井區102上，並且延伸至第一區域140內的N型階區130上方，且延伸至第二區域150a內的部分的P型基體區104a上方。柵極110b位於第一區域140與第二區域150b之間的深井區102上，並且延伸至第一區域140內的N型階區130上方，且延伸至第二區域150b內的部分的P型基體區104b上方。柵極110a、110b是由柵極導電層以及柵介電層所構成，柵極導電層以及柵介電層的側壁還可以形成間隙壁。在實施例中，柵極110a、110b彼此電性連接，呈兩指狀。當然，靜電放電保護電路元件可以是由多個LDNMOS元件構成，且各LDNMOS元件的柵極可以彼此連接，而呈多指狀，如圖1A所示。在實施例中，用於靜電放電保護電路的LDNMOS元件10、20還分別包括N型輕摻雜區136a、136b。N型輕摻雜區136a位於柵極110a與N型第二摻雜區108a之間；N型輕摻雜區136b位於柵極110b與N型第二摻雜區8108b之間。本發明的用於靜電放電保護電路的LDNMOS元件10、20還可以包括P型井區116a與116b及防護環118a與U8b。P型井區116a、116b分別位於N型深井區102的外圍。防護環118a、118b分別位於N型井區116a、116b中。在實施例中，防護環118a、118b分別以隔離結構101a、101b與N型第二摻雜區108a、108b隔絕。隔離結構101a、101b可以是淺溝槽隔離(STI)結構或是場氧化層(FOX)結構。值得注意的是，在本發明中，用於靜電放電保護電路的LDMOS元件10、20還包括P型注入區132,其位於基底100的第一區域140內。P型注入區132中的摻質例如是硼。P型注入區132的面積大於N型第一摻雜區106的面積，且小於N型階區130的面積。P型注入區132可與現有的CDMOS工藝整合，僅需通過注入掩模的形成以及離子注入工藝的施行即可形成。P型注入區132的形成時機並無特別的限制。P型注入區132的注入的深度與其注入的能量有關，其注入的能量約為10250KeV。在實施例中，P型注入區132的劑量為N型階區130的劑量的0.5~1.5倍。在又一實施例中，P型注入區132的劑量為N型階區130的劑量的0.7~1.3倍。在另一實施例中，P型注入區132的劑量為N型階區130的劑量的0.9-1.1倍。請參照圖1,在實施例中，P型注入區132位於N型第一摻雜區106與N型階區130之間。形成P型注入區132的能量例如是1015KeV;劑量例如是2x10|3~8x10l3/cm2。在另一實施例中，請參照圖2，P型注入區132位於N型階區130之中。形成P型注入區132的能量例如是1525KeV;劑量例如是2x10'38xio13/cm2。在又一實施例中，請參照圖3，P型注入區132位於N型階區130與N型深井區102之間。形成P型注入區132的能量例如是2535KeV;劑量例如是2x10l3~8xI013/cm2。在又一實施例中，請參照圖4，P型注入區132位於N型深井區102之中。形成P型注入區132的能量例如是100~200KeV;劑量例如是2x10138x1013/cm2。以圖4所示的本發明的用於靜電放電保護電路的LDNMOS元件10來說，當所施加的ESD電壓值大於LDNMOS元件10的N型深井區102以及P型基體區104a、P型注入區132的接面的崩潰電壓時，透過累增崩潰機制(avalanchebreakdownmechanism),將產生電子流與空穴流。空穴流卄誇流經P型基體區104a而到達與源極線連接的P型摻雜區134a,使得P型基體區104a、P型注入區132的電壓準位增加。詳而言之，當^爭壓於P型基體區104a電阻上的壓降大於側向npnBJT的切入電壓(cut-involtage),由N型深井區102、P型基體區104a以及N型第二4參雜區108a所構成的側向npnBJT將被觸發。當側向npnBJT的被開啟之後，空穴流將注入經由P型注入區132而被注入於P型摻雜區134a，以增加P型注入區132的電壓準位。然後，當所注入的空穴流大於臨界值時，由N型第一4^雜區106、P型注入區132以及N型深井區102所構成的垂直叩nBJT將被開啟。一旦側向npnBJT以及垂直npnBJT同時被開啟，在N型第一摻雜區106、P型注入區l32、N型深井區102以及P型摻雜區134a形成低阻抗路徑，以有效釋放ESD電流。同樣地，對於圖1~3的用於靜電放電保護電路的LDNMOS元件10來說，在N型第一摻雜區106與N型階區130之間所形成的P型注入區132,或是在N型階區130之中所形成的P型注入區132,抑或是在N型階區130與N型深井區102之間所形成的P型注入區132，均可以與N型第一摻雜區106、N型深井區102構成垂直叩nBJT，而與N型深井區102、P型基體區104a、N型第二摻雜區108a組成的側向叩nBJT形成低阻抗路徑，以有效釋》丈ESD電流。在以上的實施例中，均是以單一且位於N型第一摻雜區1(^正下方的P型注入區132來說明的。然而，本發明並不以此為限，P型注入區132可以是由多個分離的小區域所構成。例如是，P型注入區132是由多個與基底表面平行的小區域所構成。抑或是，由縱向排列的多個小區域所構成，例如，P型注入區132可以選擇性地同時位在圖1至圖4所示的任意兩個、三個區域或同時位在這四個區域之中。P型注入區132也不限於在N型第一摻雜區106的正下方，其可以略微偏離N型第一#^雜區106的正下方而較靠近柵極110a或110b。此外，P型注入區132的濃度並不限於均勾分布，也可以成梯度分布。實驗例是以本發明的18伏特的LDNMOS元件來作為用於ESD靜電放電保護電路元件。實驗例所形成的LDNMOS元件在進行封裝之前，經測量之後的電性關係圖如圖5所示。實驗例所形成的LDNMOS元件及傳統的LDNMOS元件在進行封裝之後，經人體放電模式(HBM)與機器放電模式(MM)測量之後的結果分別如表1與表2所示。表1tableseeoriginaldocumentpage11由圖5的結果顯示實驗例的LDNMOS元件可以耐受8安培以上的電流且其觸發電壓可維持在23伏特左右。由表1、2的結果顯示實驗例的人體放電模式(HBM)測試的結果大於8.0kV;機器放電模式(MM)測試的結果大於800V。綜合以上所述，本發明的用於靜電放電保護電路的LDMOS元件可以在作為漏極的摻雜區下方增加不同導電型的注入區確實可以達到提升用於高壓元件的ESD保護元件的效能，使其可以通過商用IC的靜電放電耐受度必需通過人體放電模式(HBM)2kV與機器放電模式(MM)200V的測試。另夕卜，本發明的用於靜電放電保護電路的LDMOS元件可以應用在所有電源管理的半導體元件(powermanagementIC)上，工藝簡單且可與現有的CDMOS工藝整合，且成本低，極具竟爭力。雖然本發明已以實施例披露如上，然其並非用以限定本發明，任何所屬
技術領域：
中的普通技術人員，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，因此本發明的保護範圍以權利要求所界定者為準。權利要求1.一種靜電放電保護電路元件，其包括至少一個橫向擴散金屬氧化物半導體元件，該橫向擴散金屬氧化物半導體元件包括具有第一導電型的基底，該基底包括第一區域與第二區域；具有第二導電型的深井區，位於該基底的該第一區域與該第二區域之內；柵極，位於該第一區域與該第二區域之間的該基底上；具有第一導電型的注入區，位於該基底的該第一區域內；具有第二導電型的階區，位於該第一區域的該深井區中；具有該第二導電型的第一摻雜區，位於該階區中；具有該第一導電型的基體區，位於該第二區域的該深井區中；具有該第二導電型的第二摻雜區，位於該基體區中；以及具有該第一導電型的摻雜區，位於該基體區中，與該第二摻雜區相鄰。2.如權利要求1所述的靜電放電保護電路元件，其中該注入區位於該第一摻雜區與該階區之間。3.如權利要求1所述的靜電放電保護電路元件，其中該注入區位於該第一摻雜區下方。4.如權利要求1所述的靜電放電保護電路元件，其中該注入區位於該階區之中。5.如權利要求1所述的靜電放電保護電路元件，其中該注入區位於該階區與該深井區之間。6.如權利要求1所迷的靜電放電保護電路元件，其中該注入區位於該深井區之中。7.如權利要求1所述的靜電放電保護電路元件，其中該第一導電型為P型，該第二導電型為N型。8.如權利要求1所述的靜電放電保護電路元件，其中該第一導電型為N型，該第二導電型為P型。9.如權利要求1所述的靜電放電保護電路元件還包括第二導電型輕摻雜區，位於該柵極與該第二摻雜區之間的該基體區中。10.如權利要求1所述的靜電放電保護電路元件，還包括具有該第一導電型的井區，位於該深井區的外圍；以及防護環，位於該井區中。11.如權利要求IO所述的靜電放電保護電路元件，還包括隔離結構，位於該防護環與該第二#^雜區之間。12.如權利要求11所述的靜電放電保護電路元件，其中該隔離結構包括場氧化層結構或淺溝槽隔離結構。13.如權利要求1所述的靜電放電保護電路元件，其包括多個該橫向擴散金屬氧化物半導體元件。14.如權利要求13所述的靜電放電保護電路元件，其中該多個橫向擴散金屬氧化物半導體元件的多個柵極彼此連接。15.如權利要求14所述的靜電放電保護電路元件，其中該多個橫向擴散金屬氧化物半導體元件的多個柵極連接呈多指狀。全文摘要一種靜電放電保護電路元件，其包括N型橫向擴散金屬氧化物半導體(LDNMOS)元件，該LDNMOS元件包括P型基底以及N型深井區。P型基底包括第一區域與第二區域。N型深井區位於P型基底的第一區域與第二區域之內。該LDNMOS元件還包括位於第一區域區與第二區域之間的P型基底上的柵極；位於第一區域內的P型注入區；位於第一區域的N型深井區中的N型階區；位於N型階區中的N型第一摻雜區；位於第二區域內的P型基體區；位於P型基體區中的N型第二摻雜區；以及位於P型基體區中與N型第二摻雜區相鄰的P型摻雜區。文檔編號H01L27/04GK101645447SQ20081014610公開日2010年2月10日申請日期2008年8月6日優先權日2008年8月6日發明者唐天浩,賴泰翔,趙美玲,陳家芸申請人:聯華電子股份有限公司