一種基於中高速傳感器網絡的開發平臺的製作方法
2023-05-08 21:15:16
專利名稱：一種基於中高速傳感器網絡的開發平臺的製作方法
技術領域：
本發明涉及一種模塊化可重構的開發平臺，特別是涉及ー種基於中高速傳感器網絡的開發平臺。
背景技術：
隨著通信技術、嵌入式計算技術、傳感器技術的飛速發展和日益成熟，具有感知能力、計算能力和通信能力的傳感器節點開始大規模湧現，並組成傳感器網絡。傳感器網絡是未來泛在網絡的重要有機組成部分，近年來獲得迅速發展。針對傳感器網絡應用多祥、異構互聯、協同感知等特點，具有高可擴展能力、異構適應能力、高兼容性等的三層體系架構是決定傳感器網絡技術細節和發展趨勢的關鍵。中高速傳感器網絡是三層體系架構中的核心中間層。主要面向傳感數據業務流量較大、節點資源受限問題相對緩解的高端傳感節點組網互聯，並解決傳感網的中遠程覆蓋和無基礎設施下傳感網絡覆蓋。開發平臺一般是指用來進行嵌入式開發和應用的硬體電路板和軟體環境。目前，市場上能買到的開發平臺基本上包括中央處理器、存儲器、輸入設備、輸出設備、數據通路/總線和外部資源接ロ等一系列硬體組件和軟體應用實例，缺少無線傳輸部分電路和多處理器協同處理的開發環境。近年來，傳感器應用發展迅速，但開發平臺較少，尤其缺少ー種模塊化可重構的多功能開發平臺。現在使用比較多的是基於CC2530的Zigbee開發板，其特點是近距離、低複雜度、自組織、低功耗、低數據速率和低成本，是面向低速低性能傳感器網絡的較好選擇。然而，由於傳感器網絡應用廣泛，存在很多需要較高處理能力、較大數據業務流量的應用，比如說中高速傳感器網絡，目前市場上還沒有符合這方面應用的開發平臺。
發明內容
本發明所要解決的技術問題是提供一種基於中高速傳感器網絡的開發平臺，為覆蓋多數傳感器網絡的不同應用和異構互連提供了可能。本發明解決其技術問題所採用的技術方案是提供一種基於中高速傳感器網絡的開發平臺，包括母板和可插拔式子板，所述母板上設有子板接ロ、通用接口和FPGA晶片；所述可插拔式子板包括電源控制子板、核心主控子板、協處理子板、中高速傳輸子板、低功耗傳輸子板、模擬信號調理子板和2G/3G應用子板；所述子板接ロ包括電源控制子板接ロ，核心主控子板接ロ，協處理子板接ロ，中高速傳輸子板接ロ，低功耗傳輸子板接ロ，模擬信號調理子板接口和2G/3G應用子板接ロ ；所述FPGA晶片分別與子板接口和通用接ロ相連；所述電源控制子板插在電源控制子板接口內為母板和各個子板提供電源，核心主控子板插在核心主控子板接ロ內，協處理子板插在協處理子板接口內，中高速傳輸子板插在中高速傳輸子板接ロ內，低功耗傳輸子板插在低功耗傳輸子板接ロ內、模擬信號調理子板插在模擬信號調理子板接ロ內，2G/3G應用子板插在2G/3G應用子板接ロ內。所述電源控制子板採用MSP430單片機和電源轉換晶片實現，通過可編程的方式輸出不同幅度的電壓，為母板和各個子板提供電源。所述核心主控子板的處理器為0MAP3530晶片，包含一個Cortex_A8的ARM子系統和一個TMS320C64X的DSP子系統，其中，DSP子系統負責對模數轉換後的數據進行預處理和算法分析，ARM子系統完成設備內各功能模塊的狀態控制和任務調度，並從DSP子系統或通用接口獲取數據，對數據協議格式進行處理轉換。所述協處理子板包含一片TMS320DM365高清處理器；該高清處理器集成了一顆ARM926EJ-S內核，一個H. 264高清編解碼器HDVICP和一個MPEG-4/JPEG高清編解碼器MJCP。 所述中高速傳輸子板包含一塊基帶處理子板和一塊RF傳輸子板，所述的基帶處理子板的核心組件為一片xilinx-Sparton6系列FPGA,用來實現調製方式的算法驗證。所述模擬信號調理子板採用6通道模數轉換晶片ADS8365實現對傳感器輸入的模擬信號進行放大、濾波和模數變換。所述低功耗傳輸子板通過一個低速傳感器實現低速傳感器網絡接入中高速傳感器網絡的功能開發和驗證。所述2G/3G應用子板採用2G子板和3G子板實現中高速傳感器網絡接入2G/3G網絡的功能開發和驗證。所述通用接口包括乙太網口、RS232接口、RS485接口、USB接口、光纖接口、CAN接口、PCI-E接口、音視頻接口和多通道模擬信號接口。有益效果由於採用了上述的技術方案，本發明與現有技術相比，具有以下的優點和積極效果本發明為採用母板加可插拔子板的方式實現模塊化可重構設計的功能驗證平臺，能夠覆蓋中高速傳感器網絡對於物理感知、數據融合、協同處理、無線傳輸和通用網關的全部應用。除此以外，本開發平臺具有傳感器網絡共性平臺的特徵，使得不同應用、不同網絡和不同算法的無線傳感器網絡可以在一個近似相同的平臺上得到驗證。
圖I是本發明的硬體結構示意圖；圖2是本發明的電源連接關係圖；圖3是本發明的總線連接圖。
具體實施例方式下面結合具體實施例，進一步闡述本發明。應理解，這些實施例僅用於說明本發明而不用於限制本發明的範圍。此外應理解，在閱讀了本發明講授的內容之後，本領域技術人員可以對本發明作各種改動或修改，這些等價形式同樣落於本申請所附權利要求書所限定的範圍。本發明的實施方式涉及一種開發平臺硬體，如圖I所示，該平臺至少包含一塊開發平臺母板、一塊電源控制子板、一塊核心主控子板、一塊協處理子板、一塊中高速傳輸子板、一塊低功耗傳輸子板、一塊模擬信號調理子板和一塊2G/3G應用子板。所述的開發平臺母板的核心功能是為各個子板的互連互通、協同工作提供可編程方案，並為各個子板提供豐富的外部資源接ロ。所述的開發平臺母板採用平鋪式設計，插拔操作簡單，ー些重要的信號均採用TOP層布置，測試方便。
所述的開發平臺母板，至少包含一個電源控制子板接ロ，ー個核心主控子板接ロ，一個協處理子板接ロ，ー個中高速傳輸子板接ロ，一個低功耗傳輸子板接ロ，一個模擬信號調理子板接ロ，ー個2G/3G應用子板接ロ，一片xil inx-Sparton3系列FPGA，ー塊5寸LCD顯示屏，一個鍵盤接口和多組通用接ロ。所述的多組通用接ロ包括乙太網ロ、RS232 ロ、RS485ロ、USB ロ、光纖接ロ、CAN ロ、PCI-E ロ、音視頻口和多通道模擬信號接ロ。所述的電源控制子板包含一片MSP430和電源轉換晶片，通過可編程的方式輸出不同幅度的電壓，為母板和各個子板提供靈活的供電方案。所述的核心主控子板的處理器為一片0MAP3530，包含ー個Cortex_A8的ARM子系統和ー個TMS320C64X的DSP子系統，具有強大的核心算法處理能力和多協議的調度能力，通過開發平臺母板和所有子板實現互連。所述的協處理子板的處理器為一片TMS320DM365，包含符合生產要求的H. 264、MPEG-4、MPEG-2、MJPEG與VCl硬體編解碼器，適合音頻、圖像和視頻傳感器數據的協處理和開發驗證。所述的中高速傳輸子板包含一塊基帶處理子板和ー塊RF傳輸子板，所述的基帶處理子板的核心組件為一片xilinx-Sparton6系列FPGA,用來實現擴頻、多載波頻分復用和單載波頻域均衡等調製方式的算法驗證。RF傳輸子板用來實現UHF頻段的射頻調製和解調。所述的模擬信號調理子板主要用來對傳感器輸入的模擬信號進行放大、濾波和模數變換。所述的模擬信號調理子板支持寬帶的模擬信號輸入和高精度的模數變換，輸出的數位訊號接入到開發平臺母板的FPGA中進行預處理。所述的低功耗傳輸子板包含ー個低速傳感器開發板及供電電路，用來實現低速傳感器網絡接入中高速傳感器網絡的功能開發和驗證。所述的低速傳感器開發板具有豐富的擴展功能和統ー的接ロ定義。所述的2G/3G應用子板包括ー個2G子板和ー個3G子板，用來實現中高速傳感器網絡接入2G/3G網絡的功能開發和驗證。所述的2G子板包含ー個sim900B核心模塊和外圍電路，所述的3G子板包含一個sim4222核心模塊和外圍電路。 下面對每個子板進行具體說明。所述的電源控制子板包含一片MSP430單片機，3片DC-DC模塊和2*64pin的母板接ロ。MSP430單片機輸出多路GPIO和I2C總線，GPIO ロ控制母板和各個子板電源的關斷，保證系統的上電順序，I2C總線和多個子板的電源晶片相連，控制電源晶片的輸出電壓。3片DC-DC模塊的輸入電壓為12V，輸出分別為9V，5V和3. 3V，滿足母板和各個子板的電源輸入要求。2*64pin的接ロ與母板相連，其中包含電源輸入引腳，電源輸出引腳，GPIO擴展接ロ，I2C總線。電源輸入引腳直接與外部電源相連；電源輸出引腳作為母板和各個子板的電源輸入；GPI0擴展接ロ包含控制引腳和預留引腳，控制引腳和各電源晶片的使能腳相連；I2C總線通過母板的硬連線分別與電源控制晶片和核心主控子板的處理器相連。從圖2可知，電源控制子板與母板和各子板之間的連接關係。所述的核心主控子板的處理器為一片0MAP3530，包含ー個Cortex_A8的ARM子系統和一個TMS320C64X的DSP子系統，DSP子系統負責對模數轉換後的數據進行預處理和算法分析，ARM子系統完成設備內各功能模塊的狀態控制和任務調度，並從DSP子系統或RS232接口、USB接口、乙太網口等獲取數據，對數據協議格式進行處理轉換，並通過開發平臺母板將處理結果傳輸至其他子板。所述的核心主控子板包含一片IG DDRSDRAM，一片IGNAND FLASH，一片電源管理晶片TPS65930和2*180pin的母板接口。所述的母板接口包括電源，N路模擬信號線，異步並行總線(數據總線+地址總線+控制線)，SPI串行總線，視頻數字接口(camera-bus)，UART 口，乙太網口，USB 口，CAN 口，光纖接口，SD 卡接口，LCD顯示屏接口，觸控螢幕接口，按鍵接口和GPIO擴展接口。其中，異步並行總線、SPI串行總線、視頻數字接口和GPIO擴展接口由Cortex-A8和母板FPGA相連，再通過現場編程可以靈活的和其他子板總線實現互連；UART 口、乙太網口、USB 口、CAN 口、光纖接口、SD卡接口、按鍵接口、IXD顯示屏和觸控螢幕接口由CorteX-A8和母板外部資源接口直接相連；N路模擬信號線由DSP子系統和母板外部接口相連。所述的協處理子板包含一片TMS320DM365高清處理器，該處理器集成了一顆ARM926EJ-S內核，一個H. 264高清編解碼器HDVICP和一個MPEG-4/JPEG高清編解碼器MJCP，可以支持H. 264/MPEG-4的高清視頻編解碼。所述的協處理子板包含一片256MDDR SDRAM，一片512M NAND FLASH，一片視頻模數轉換晶片TVP5146和2*80pin的母板接口，所述的母板接口包括電源，N路模擬信號線，異步並行總線(數據總線+地址總線+控制線)，SPI串行總線，視頻數字接口，視頻模擬輸入/輸出，UART 口，乙太網口，USB 口和GPIO擴展接口。其中，異步並行總線、SPI串行總線、視頻數字接口和GPIO擴展接口由ARM和母板FPGA相連，再通過現場編程可以靈活的和其他子板總線實現互連；UART 口、乙太網口和USB口由ARM和母板外部資源接口直接相連；視頻模擬輸入通過TVP5146和視頻編解碼器相連；視頻模擬輸出由視頻編解碼器和母板外部接口直接相連。所述的中高速傳輸子板包括基帶子板和射頻子板，所述的基帶子板包含一片xilinx公司的FPGA晶片SpartonXC6SLX150，一片12位並行模數轉換晶片AD9238，一片14位並行數模轉換晶片AD9767，一片串行數模轉換晶片AD5439和兩片外置Flash ROM。AD9767和AD9238用來實現調製信號的數模轉換和解調信號的模數轉換，分別得到兩對差分信號I+、I-、Q+、Q-和射頻子板相連；AD5439通過SPI 口和FPGA相連，分別輸出AFC (自動頻偏控制器)和AGC(自動增益控制器)的電壓信號，控制射頻本振和解調晶片；兩片外置Flash ROM和FPGA晶片採用菊花鏈的方式串行相連，用來存儲配置文件以防掉電丟失。射頻子板包含一片正交調製晶片AD8345，一片正交解調晶片LT5506和一片鎖相環數字頻率合成器Si4133。其中，Si4133的SPI 口與基帶子板的FPGA直接相連，由FPGA寫入控制字來生成本振信號；AD8345和LT5506的收發切換使能與基帶子板的FPGA直接相連，由基帶程序進行控制。除此以外，所述的無線傳輸模塊還包含一組2*80pin的母板接口，該母板接口包括電源，異步並行總線，SPI串行總線和GPIO擴展接口，均與母板FPGA直接相連，通過現場編程實現和其他子板的選擇性互連。所述的模擬信號調理子板包含一片6通道模數轉換晶片ADS8365，一片0PA340單路運放，兩片0PA4340多路運放，六片0PA227單路運放，六片0PA2227雙路運放和一組2*32pin的母板接口。所述的模擬信號調理子板母板接口包含電源和模數轉換晶片的並行數字接口。其中，並行數字接口和母板FPGA相連。
所述的低功耗傳輸子板主要包含一塊低速傳感器開發板和2*32pin的母板接口。所述的低速傳感器開發板為一類設備，具有標準接口和統一封裝，可以根據不同功耗、不同頻段和不同應用加以選擇。所述的低功耗傳輸子板母板接口包括電源，SPI總線和GPIO擴展接口。所述的低功耗模塊的SPI總線、GPIO擴展接口與母板FPGA相連。 所述的2G/3G應用子板主要包含一塊2G/3G模塊和2*32pin的母板接口。所述的2G/3G模塊為可供集成的通用產品，具有標準接口和統一封裝。本開發平臺中，2G子板包含一個sim900B核心模塊和外圍電路，3G子板包含一個sim4222核心模塊和外圍電路。所述母板接口包括電源，UART 口，USB 口和GPIO擴展接口。2G子板使用UART 口，通過母板與核心主控子板接口直接相連；3G模塊使用USB 口，通過母板與核心主控子板接口直接相連。所述的開發平臺母板，不僅需要子板之間、子板與外部接口之間，母板與外部接口之間的硬連線，還需要子板之間面向不同開發應用產生的軟連線，軟連線由母板FPGA通過現場編程來實現，主要包括總線之間的選擇性互連、邏輯控制和協同處理。所述的開發平臺母板，包含一個電源控制子板接口，一個核心主控子板接口，一個協處理子板接口，一個中高速傳輸子板接口，一個模擬信號調理子板接口，一個低功耗傳輸子板接口，一個2G/3G應用子板接口，一片xilinx-Sparton3系列FPGA，一塊5寸LCD顯示屏，一個鍵盤接口和多組通用接口。所述的多組通用接口包括乙太網口、RS232 口、RS485口、USB 口、光纖接口、CAN 口、PCI-E 口、SD卡接口、音視頻口和多通道模擬信號接口。如圖3所示，電源控制子板接口的輸出與其他子板接口的電源輸入相連，I2C總線與電源管理晶片和主控處理器相連；核心主控子板接口的異步並行總線通過母板FPGA編程和協處理子板、中高速傳輸子板選擇互連；核心主控子板接口的SPI串行總線通過母板FPGA編程和協處理子板、中高速傳輸子板、低功耗傳輸子板選擇互連；母板視頻模數轉換晶片輸出的視頻數字接口通過母板FPGA編程和核心主控子板、協處理子板選擇互連；模擬信號調理子板的並行數字接口與母板FPGA相連，FPGA編程處理後通過異步並行總線和核心主控子板相連；2G/3G應用子板接口通過母板硬連線與核心主控子板直接相連；母板上其他資源接口均通過硬連線與核心主控子板、協處理子板和母板FPGA分別相連。
權利要求
1.一種基於中高速傳感器網絡的開發平臺，包括母板和可插拔式子板，其特徵在於，所述母板上設有子板接口、通用接口和FPGA晶片；所述可插拔式子板包括電源控制子板、核心主控子板、協處理子板、中高速傳輸子板、低功耗傳輸子板、模擬信號調理子板和2G/3G應用子板；所述子板接口包括電源控制子板接口，核心主控子板接口，協處理子板接口，中高速傳輸子板接口，低功耗傳輸子板接口，模擬信號調理子板接口和2G/3G應用子板接口 ；所述FPGA晶片分別與子板接口和通用接口相連；所述電源控制子板插在電源控制子板接口內為母板和各個子板提供電源，核心主控子板插在核心主控子板接口內，協處理子板插在協處理子板接口內，中高速傳輸子板插在中高速傳輸子板接口內，低功耗傳輸子板插在低功耗傳輸子板接口內、模擬信號調理子板插在模擬信號調理子板接口內，2G/3G應用子板 插在2G/3G應用子板接口內。
2.根據權利要求I所述的基於中高速傳感器網絡的開發平臺，其特徵在於，所述電源控制子板採用MSP430單片機和電源轉換晶片實現，通過可編程的方式輸出不同幅度的電壓，為母板和各個子板提供電源。
3.根據權利要求I所述的基於中高速傳感器網絡的開發平臺，其特徵在於，所述核心主控子板的處理器為0MAP3530晶片，包含一個Cortex-A8的ARM子系統和一個TMS320C64X的DSP子系統，其中，DSP子系統負責對模數轉換後的數據進行預處理和算法分析，ARM子系統完成設備內各功能模塊的狀態控制和任務調度，並從DSP子系統或通用接口獲取數據，對數據協議格式進行處理轉換。
4.根據權利要求I所述的基於中高速傳感器網絡的開發平臺，其特徵在於，所述協處理子板包含一片TMS320DM365高清處理器；該高清處理器集成了一顆ARM926EJ-S內核，一個H. 264高清編解碼器HDVICP和一個MPEG-4/JPEG高清編解碼器MJCP。
5.根據權利要求I所述的基於中高速傳感器網絡的開發平臺，其特徵在於，所述中高速傳輸子板包含一塊基帶處理子板和一塊RF傳輸子板，所述的基帶處理子板的核心組件為一片xilinx-Sparton6系列FPGA,用來實現調製方式的算法驗證。
6.根據權利要求I所述的基於中高速傳感器網絡的開發平臺，其特徵在於，所述模擬信號調理子板採用6通道模數轉換晶片ADS8365實現對傳感器輸入的模擬信號進行放大、濾波和模數變換。
7.根據權利要求I所述的基於中高速傳感器網絡的開發平臺，其特徵在於，所述低功耗傳輸子板通過一個低速傳感器實現低速傳感器網絡接入中高速傳感器網絡的功能開發和驗證。
8.根據權利要求I所述的基於中高速傳感器網絡的開發平臺，其特徵在於，所述2G/3G應用子板採用2G子板和3G子板實現中高速傳感器網絡接入2G/3G網絡的功能開發和驗證。
9.根據權利要求1-8中任一權利要求所述的基於中高速傳感器網絡的開發平臺，其特徵在於，所述通用接口包括乙太網口、RS232接口、RS485接口、USB接口、光纖接口、CAN接口、PCI-E接口、音視頻接口和多通道模擬信號接口。
全文摘要
本發明涉及一種基於中高速傳感器網絡的開發平臺，包括母板和可插拔式子板，所述母板上設有子板接口、通用接口和FPGA晶片；所述可插拔式子板包括電源控制子板、核心主控子板、協處理子板、中高速傳輸子板、低功耗傳輸子板、模擬信號調理子板和2G/3G應用子板；所述子板接口包括電源控制子板接口，核心主控子板接口，協處理子板接口，中高速傳輸子板接口，低功耗傳輸子板接口，模擬信號調理子板接口和2G/3G應用子板接口；所述FPGA晶片分別與子板接口和通用接口相連；所述各個子板插在對應的子板接口內。本發明採用模塊化的設計思路，為覆蓋多數傳感器網絡的不同應用和異構互連提供了可能。
文檔編號H04W84/18GK102625480SQ201210013030
公開日2012年8月1日 申請日期2012年1月16日 優先權日2012年1月16日
發明者付鳳傑, 張唯易, 張士柱, 施玉松, 高丹 申請人:中國科學院上海微系統與信息技術研究所