具有多級互連的半導體集成電路器件的製作方法
2023-04-27 19:01:41
專利名稱：具有多級互連的半導體集成電路器件的製作方法
技術領域：
本發明涉及具有多級互連結構的半導體集成電路器件。更特定地，本發明涉及形成由銅或以銅為主要成分的材料製成的多級互連的互連和通孔接觸的設計規則。本發明用於，例如，互補型絕緣柵半導體集成電路(CMOS LSI)。
背景技術：
銅已經代替傳統上所用的鋁作為具有多級互連結構的LSI的互連材料，這是為了減小互連和通孔接觸的電阻並改善LSI的可靠性。
然而，已經發現，當銅製成的互連或通孔接觸具有某種特定形狀時，由於LSI製造過程中引起的應力遷移，會發生接觸失效，從而降低LSI的可靠性。
已經發現，在這種結構——具有大寬度的下互連通過單個通孔接觸與上互連電相連——的CMOS LSI中，接觸失效發生得尤為頻繁。
在這種結構——具有大寬度的下互連通過如上所述的通孔接觸與上互連電相連——的半導體集成電路器件中，需要防止接觸失效的發生，以改善半導體集成電路器件的可靠性。
發明內容
根據本發明的一個方面，給出一種半導體集成電路器件，它包含第一互連，由以銅為主要成分的材料製成，具有給定寬度、長度、厚度和體積；第二互連，由以銅為主要成分的材料製成，置於第一互連之上；以及至少一個通孔接觸，由以銅為主要成分的材料製成，第一互連和第二互連通過它而互相電連接，該至少一個通孔接觸包括當第一互連的寬度和體積之一不大於給定值時所給出的一個通孔接觸，以及當第一互連的寬度和體積之一超過給定值時所給出的許多通孔互連，這許多通孔互連以不大於給定值的規則間距排列在第一互連的預定區域中。
圖1為一透視圖，示出CMOS LSI的一個實施例；圖2為一曲線圖，示出圖1所示的CMOS LSI中失效率與互連寬度的關係的一個實施例；圖3為一透視圖，示出圖1所示的CMOS LSI的失效模型；圖4為根據本發明實施方案的CMOS LSI的剖面圖；圖5A至5D為順序示出製造圖4所示的CMOS LSI的步驟的剖面圖；圖6為一透視圖，示出通孔接觸的形狀的一個實施例，圖4所示的CMOS LSI中的多級互連的上、下互連通過該通孔接觸相連；圖7為一透視圖，示出通孔接觸的形狀的另一個實施例，圖4所示的CMOS LSI中的多級互連的上、下互連通過該通孔接觸相連；圖8為一透視圖，示出通孔接觸的形狀的又一個實施例，圖4所示的CMOS LSI中的多級互連的上、下互連通過該通孔接觸相連；圖9為一透視圖，示出通孔接觸的形狀的再一個實施例，圖4所示的CMOS LSI中的多級互連的上、下互連通過該通孔接觸相連；
圖10為一俯視圖，用於說明銅互連中的空位有效擴散區；圖11為一曲線圖，示出圖6或8所示的CMOS LSI中失效率與通孔接觸直徑的關係的一個實施例，其中一個通孔接觸與下互連相連；以及圖12為一曲線圖，示出圖7或9所示的CMOS LSI中失效率與互連寬度的關係的一個實施例，其中兩個通孔接觸與下互連相連。
具體實施例方式
現在將參考附圖描述本發明的實施方案。所有附圖中所示的相同成分用相同的標號表示，為使本文簡潔，將不重複對它們的描述。
圖1示出具有多級互連結構的LSI中互連和通孔接觸的形狀的一個實施例，該互連和通孔接觸都由銅或以銅為主要成分的材料製成。
由銅或以銅為主要成分的材料製成的下互連91具有寬度W、長度L和厚度D。在下互連91上放置也由銅或以銅為主要成分的材料製成的上互連92。上、下互連92、91通過由銅或以銅為主要成分的材料製成的通孔接觸92a電相連。
在上面這種結構——上互連92通過通孔接觸92a與寬度W相對較大並不小於某一特定值的下互連91電相連——的LSI中，已經發現，當將該LSI進行高溫測試時，由於應力遷移，會發生接觸失效。
圖2示出失效率與互連寬度的關係的一個實例。通過對具有包括圖1所示的下互連、上互連和通孔接觸的多級互連的CMOS LSI在225℃下進行300小時的應力遷移測試來獲得失效率。在圖2中，縱軸表示累積失效(A.U.)，橫軸表示下互連的寬度W(μm)。
圖2所示的實例如下獲得。預備四百(400)個下互連91，它們中的每一個都像圖1所描繪的那樣與某一通孔接觸92a相連。將由這些互連91通過通孔接觸92a相連而形成的互連鏈定義為一個樣品。長度L(10μm、20μm、30μm、50μm、100μm)作為參數。當寬度W變化時，對每個長度L測量失效率。
根據測量結果，當長度L為10μm或更大時，失效在寬度W超過2μm時開始出現，失效率在寬度W變大時增大。
圖3示出如圖1所示與下互連91相連的通孔接觸92a的接觸失效的失效模型。下、上互連91、92以及通孔接觸92a都由銅或以銅為主要成分的材料形成。
導致上述接觸失效的機制可考慮如下。在下、上互連91、92之間形成由，例如，SiO2和PSG(磷矽酸鹽玻璃)製成的層間絕緣膜。利用，例如，反應離子刻蝕(RIE)在層間絕緣膜中形成通孔接觸孔。然後，由於用於形成通孔接觸孔的刻蝕、通孔接觸孔形成之後的熱處理等等，相應於通孔接觸孔底部的下互連91遭到破壞或產生應力。因此，當通孔接觸孔形成之後通過退火生長下互連91的銅晶粒時，下互連中的空位集中在區域93中。區域93形成在遭到破壞或產生應力等的通孔接觸孔之下或在通孔接觸的底部。集中在區域93中的空位導致了接觸失效。
當由銅或以銅為主要成分的材料製成的互連或通孔接觸為一特定形狀時，或當具有大寬度的下互連通過某一通孔接觸與上互連電相連時，由於製造過程中的高溫處理，出現接觸失效，降低了LSI的可靠性。
在這種結構——具有大寬度的下互連通過通孔接觸與上互連電相連——的CMOS LSI中，必需防止出現接觸失效，改善LSI的可靠性。
本發明的發明者研究並發現了下面這些。在包括半導體襯底以及形成於其上並具有由銅或以銅為主要成分的材料製成的上、下互連和通孔接觸的多級互連的半導體集成電路器件中，連接上、下互連的通孔接觸的接觸失效依賴於互連和通孔接觸等的形狀，如下所述。
(1)接觸失效依賴於下互連的寬度和厚度。
(2)當形成另一寬互連與下互連的一端接觸，從而它們互相齊平時，接觸失效依賴於前一寬互連的寬度和厚度。
(3)接觸失效依賴於通孔接觸的直徑。
(4)接觸失效依賴於形成下互連和通孔接觸的熱處理步驟。
在根據本發明的半導體集成電路器件中，採用下面的設計規則以避免接觸失效。
(1)根據下互連的寬度或厚度改變用於下互連的通孔接觸的數量。
(2)當許多通孔接觸與下互連接觸時，將它們進行排列，以使預定面積中的相鄰接觸之間的間距不長於給定值。
(3)當形成一個互連與下互連的一端接觸，從而它們互相齊平時，根據前一互連的寬度或厚度改變用於下互連的通孔接觸的數量。
(4)根據下互連的寬度設定置於上、下互連之間的通孔接觸的直徑。
圖4為根據本發明一個實施方案的CMOS LSI的示意性剖面圖。該CMOS LSI為，例如，矽在絕緣體上(SOI)型LSI，具有由銅或以銅為主要成分的材料製成的多級互連結構。作為多級互連結構的實施例，圖4示出了十一層的互連結構；然而，本發明並不局限於這種互連結構。
在絕緣膜(未示出)上形成半導體區域11，它包括許多P型阱和N型阱。由STI(淺溝絕緣)單元絕緣區12將半導體區域11分成許多單元區域。在每個單元區域上堆疊MOS電晶體的柵氧化膜13和柵電極14，在每個單元區域的表面區域中形成MOS電晶體的源和漏區15。然後，在所得結構的整個表面上形成由絕緣膜製成的第一層間膜16。在第一層間膜16中形成與源和漏區15中的至少一個相通的接觸孔，並在接觸孔中形成接觸栓17。在接觸栓17上形成由絕緣膜製成的第二層間膜18。
在第二層間膜18中形成互連溝，並在互連溝中形成第一金屬互連19。第一金屬互連19與接觸栓17電相連。在第一金屬互連19上形成由絕緣膜製成的第三層間膜20。
在第三層間膜20中形成通孔接觸21和第二金屬互連22。通孔接觸21與第一和第二金屬互連19和22電相連。
在圖4中，比第三層間膜20更高的層間膜(絕緣膜)用標號23表示，比第二金屬互連22更高的金屬互連用24表示，而連接金屬互連24和其上方的金屬互連24的通孔接觸用標號25表示。
現在將參考圖5A至5D描述圖4所示的CMOS LSI的製造步驟。
參看圖5A，形成單元絕緣區12以及MOS電晶體的柵氧化膜13、柵電極14和源和漏區15。之後，沉積含有磷或硼的CVD氧化膜(SiO2)作為第一層間膜16，通過CMP將第一層間膜16整平。然後，在第一層間膜16中開出一個接觸孔，在接觸孔中埋入接觸栓17。之後，沉積第二層間膜18，並在第二層間膜18中形成溝18a。
參看圖5B，在溝18a中埋入銅，銅與溝18a之間加入阻擋金屬19a，所得結構由CMP整平以形成第一金屬互連19。在此情形中，處理溝18a以使部分第一金屬互連19與接觸栓17的頂部相連。
參看圖5C，沉積第三層間膜20，並通過，例如，反應離子刻蝕(RIE)在第三層間膜20中形成通孔接觸孔20a和溝20b。
參看圖5D，在通孔接觸孔20a和溝20b中埋入銅，銅與接觸孔20a和溝20b之間加入阻擋金屬22a，然後所得結構由CMP整平以形成通孔接觸21和第二金屬互連22。在此情形中，處理通孔接觸孔20a和溝20b以使部分第二金屬互連22與通孔接觸21的頂部相連。
之後，重複圖5C和5D所示的相同步驟，從而形成比第二金屬互連22高的金屬互連和通孔接觸。
圖6至9示出通孔接觸的各種形狀的實施例，在圖4所示的CMOS LSI的多級互連中，下互連31通過該通孔接觸與形成於下互連之上的上互連32電相連。
在圖6至9中，下互連31的尺寸由寬度W、長度L和厚度D表示。因此下互連31的體積S由下式給出S＝W×L×D。
如圖6所示，在寬度W小於並不大於給定值X(W≤X)並且體積S不大於給定值的下互連31中形成通孔接觸32a，以便將下互連31與上互連32相連。
寬度W的給定值X依賴於厚度D。隨著厚度D的增大，需要減小值X或者需要減薄互連。隨著通孔接觸32a直徑Z的增大，可增大值X或可加厚互連。例如，當L＝20μm且D＝0.25μm時，從測量結果——這將在後面參考圖11進行描述——發現，給定值X為2μm或更小。
相反，如圖7所示，在寬度W超過給定值X(W＞X)或體積S超過給定值的下互連31的預定區域中，按規則的不大於給定值a的間距排列許多通孔接觸32a(在圖7所示的實施例中為兩個)，以便將下互連31與上互連32相連。
上述預定區域相應於空位有效擴散區。空位有效擴散區是一個這樣的區域，在由於用於形成，例如，圖5C所示的通孔接觸孔20a的腐蝕、開孔之後的熱處理等而遭到破壞或產生應力的通孔接觸的底部附近，Cu互連(下互連)中的空位通過擴散而集中的區域。如果通孔接觸形成在空位有效擴散區中，將會出現接觸失效。空位有效擴散區由一個幾乎為圓形的區域確定，該區域的中心在許多通孔接觸中集中了最多空位的一個(冗餘通孔接觸)的底部中心，半徑為R。
圖10為用於說明Cu互連中空位有效擴散區的俯視圖。可用包括在形成在通孔接觸32a之下的Cu互連中的空位的擴散係數F和擴散時間t來確定從通孔接觸32a底部中心向外的半徑R。換句話說，半徑R由下式給出R＝(F×t)0.5。由於擴散係數取決於Cu處理並且擴散時間t可變，空位有效擴散區的半徑R無法必要地確定；然而，例如，它通常為25μm。
如果形成了許多通孔接觸32a(在圖7所示的實施例中為兩個)，包括在下互連中的空位不均勻分布，集中在某一通孔接觸的底部之下，在熱處理時，在另一通孔接觸的底部之下。因此結果是，集中了最多空位的通孔接觸作為冗餘通孔接觸，防止了其它通孔接觸的性能退化並防止了CMOS LSI的可靠性降低。
在圖8所示的實施例中，形成互連31a與寬度W1小於給定值X(例如，2μm)或體積S1小於給定值的下互連31的一端接觸。互連31和31a互相齊平。如果互連31a的寬度W2不大於給定值X或其體積S2不大於給定值，則形成一個通孔接觸32a作為要與下互連31相連的通孔接觸，如圖8所示。
在圖9所示的實施例中，形成互連31a與寬度W1不大於給定值X(例如，2μm)或體積S1不大於給定值的下互連31的一端相接觸。互連31和31a互相齊平。如果互連31a的寬度W2超過給定值X或其體積S2超過給定值，則在一個預定區域或半徑為R的圓形空位有效擴散區中，按小於給定值的規則間距排列許多通孔接觸32a(在此實例中為兩個)作為要與下互連31相連的通孔接觸，如圖9所示。
在圖8和9所示的結構中，當形成在下互連31上的通孔接觸32a的接觸位置到與下互連31齊平的互連31a的距離T較短時，互連31a中的空位在Cu互連的熱處理時快速集中到通孔接觸32a的接觸位置處。相反，當距離T較長時，空位在Cu互連的熱處理時慢慢集中到通孔接觸32a中。當距離T固定時，隨著互連熱處理溫度的升高，空位更早地集中到通孔接觸的接觸位置處。
圖11示出失效率與通孔接觸直徑(通孔直徑)的關係的一個實施例，它通過如下方式獲得對具有包括如圖6或8所示的與一個通孔接觸相連的下互連的多級互連的CMOS LSI在，例如，225℃下進行300小時的應力遷移測試。在圖11中，縱軸表示累積失效(A.U.)而橫軸表示通孔直徑Z(μm)。
圖11中所示特性如下獲得預備四百(400)個下互連31，每個的尺寸為20μm長×0.25μm厚×2μm寬或更寬，並且每個都與一個通孔接觸相連；將這些互連通過通孔接觸連接起來形成互連鏈；定義該互連鏈為一個樣品；測量通孔接觸直徑Z改變時的失效率。
因此，了解到，如果通孔直徑Z落在0.2μm至0.3μm的範圍內，可充分防止接觸失效的出現。
圖12示出失效率與互連寬度的關係的一個實例，它通過如下方式獲得對具有包括如圖7或9所示的與兩個通孔接觸相連的下互連的多級互連的CMOS LSI在，例如，225℃下進行300小時的應力遷移測試。在圖12中，縱軸表示累積失效(A.U.)而橫軸表示下互連寬度W(μm)。
圖12中所示特性如下獲得預備四百(400)個下互連31，每個的厚度為0.25μm，並且每個都與兩個直徑為0.2μm的通孔接觸相連；將這些互連通過通孔接觸連接起來形成互連鏈；定義該互連鏈為一個樣品；利用下互連31的長度L作為參數(10μm、20μm、30μm、50μm、100μm)，測量各個長度L下寬度W改變時的失效率。
根據測量結果，了解到，在寬度W從2μm到大約20μm的寬範圍內沒有出現接觸失效，這樣，與圖2所示的相比，更大地改善了失效率與互連寬度的關係。
本發明並不局限於上述實施方案。例如，在圖7和9中，形成兩個通孔接觸以將上、下互連相連。然而，可形成三個或更多個通孔接觸。形成在上、下互連之間的層間膜的材料並不局限於SiO2。PSG(磷矽酸鹽玻璃)、其它材料，或這些材料的疊層膜都可用於層間膜。
對於熟練的技術人員來說，很容易找到另外的優點和調整。所以，在更寬的方面，本發明並不局限於此處示出並描述的特定細節和代表性實施方案。因此，只要不超出所附權利要求及其等價要求的一般發明概念的精神或範圍，可作出各種修改。
權利要求
1.半導體集成電路器件，包含第一互連，由以銅為主要成分的材料製成，具有給定的寬度、長度、厚度和體積；第二互連，由以銅為主要成分的材料製成，置於上面所述第一互連之上；以及至少一個通孔接觸，由以銅為主要成分的材料製成，所述第一互連和第二互連通過它而彼此電相連，當第一互連的寬度和體積之一不大於給定值時，該至少一個通孔接觸包括一個通孔接觸，當第一互連的寬度和體積之一超過給定值時，該至少一個通孔接觸包括多個通孔接觸，它們以不大於給定值的規則間距排列在第一互連的預定區域中。
2.根據權利要求1的半導體集成電路器件，其中，空位不均勻地集中在所述第一互連上與該至少一個通孔接觸連接的接觸位置處。
3.根據權利要求1的半導體集成電路器件，其中當所述互連的寬度和長度都為2μm或更小時，給出所述一個通孔接觸，直徑為0.2μm或更小。
4.根據權利要求1的半導體集成電路器件，其中當所述第一互連的寬度和長度超過2μm時，給出所述多個通孔接觸，且每個的直徑為0.2μm或更小。
5.根據權利要求1的半導體集成電路器件，進一步包含第三互連，由以銅為主要成分的材料製成，與所述第一互連的一端在第一互連的長度方向上接觸，從而第三互連與第一互連齊平，第三互連具有給定寬度、長度、厚度和體積，其中當所述第三互連的寬度和體積之一不大於給定值時，給出所述一個通孔接觸。
6.根據權利要求5的半導體集成電路器件，其中所述第三互連的寬度和長度都為2μm或更小，而一個通孔接觸的直徑不大於0.2μm。
7.根據權利要求1的半導體集成電路器件，進一步包含第三互連，由以銅為主要成分的材料製成，與所述第一互連的一端在第一互連的長度方向上接觸，從而第三互連與第一互連齊平，第三互連具有給定寬度、長度、厚度和體積，其中當所述第三互連的寬度和體積之一超過給定值時，在第一互連的預定區域中以不小於給定值的間距排列所述多個通孔接觸。
8.根據權利要求7的半導體集成電路器件，其中所述第三互連的寬度和長度每一個都超過2μm，所述多個通孔接觸中的每一個的直徑都不大於0.2μm。
9.根據權利要求1的半導體集成電路器件，其中所述第一互連的預定區域為空位有效擴散區，其中包括在所述第一互連中的空位通過擴散集中在所述通孔接觸的底部而導致通孔接觸中的接觸失效。
10.根據權利要求9的半導體集成電路器件，其中所述空位有效擴散區由一幾乎為圓形的區域確定，該區域的中心在多個通孔接觸中集中了最多空位的一個的底部中心，半徑為R。
11.根據權利要求10的半導體集成電路器件，其中半徑R由R＝(F·t)0.5給出，其中F為擴散係數，而t為擴散時間。
12.根據權利要求10的半導體集成電路器件，其中半徑R為25μm。
全文摘要
本發明的半導體集成電路器件中，當下互連的寬度或體積不大於給定值時，給出一個通孔接觸，多級互連的上、下互連通過它而相連。當下互連的寬度和體積超過給定值時，給出多個通孔接觸，它們以不大於給定值的規則間距排列在包括在下互連中的空位有效擴散區中。
文檔編號H01L23/522GK1477706SQ0313310
公開日2004年2月25日 申請日期2003年7月22日 優先權日2002年7月22日
發明者宮本浩二, 吉田健司, 金子尚史, 史, 司 申請人:株式會社東芝