分裂柵存儲器單元結構的方法及結構的製作方法
2023-05-16 23:43:36 2
分裂柵存儲器單元結構的方法及結構的製作方法
【專利摘要】本發明涉及分裂柵存儲器單元結構的方法及結構。一種使用襯底(12)形成分裂柵存儲器單元結構(10)的方法包括形成包括選擇柵(16)的柵疊層和覆蓋了所述選擇柵的介電部分(18)。電荷存儲層(20)在所述襯底上包括在所述柵疊層上形成。所述導電材料的第一側壁間隔物(26)沿著延伸過所述選擇柵的頂部的所述柵疊層的第一側壁形成。所述介電材料的第二側壁間隔物沿著所述第一側壁間隔物上的所述第一側壁形成。所述第一側壁間隔物的一部分通過將所述第二側壁間隔物用作據此矽化物(46)不延伸到所述電荷存儲層的掩膜形成。
【專利說明】分裂柵存儲器單元結構的方法及結構
【技術領域】
[0001]本公開通常涉及半導體結構，更具體地說，涉及分裂柵存儲器單元結構。
【背景技術】
[0002]包括了選擇柵和控制柵兩者的分裂柵存儲器單元結構通常被用作非易失性存儲器陣列中的位單元存儲器件。在這樣的陣列中使用用於位單元的單獨選擇柵允許在位單元的編程和讀取期間改進隔離並降低位單元幹擾。在分裂柵存儲器單元中，選擇柵和控制柵之間的間隙區域是電壓擊穿的薄弱點。在非易失性存儲器單元操作期間，該區域經受反覆的高擦除電壓。
【專利附圖】
【附圖說明】
[0003]本發明通過舉例的方式被圖示並且不受限於附圖，在附圖中相同的參考符號表示相同的元素。附圖中的元素被圖示是為了簡便以及清晰，並且不一定按比例繪製。
[0004]圖1圖示了根據一個實施例在處理的階段的半導體器件。
[0005]圖2圖示了根據一個實施例在處理的後續階段的圖1的半導體器件。
[0006]圖3圖示了根據一個實施例在處理的後續階段的圖2的半導體器件。
[0007]圖4圖示了根據一個實施例在處理的後續階段的圖3的半導體器件。
[0008]圖5圖示了根據一個實施例在處理的後續階段的圖4的半導體器件。
[0009]圖6圖示了根據一個實施例在處理的後續階段的圖5的半導體器件。
[0010]圖7圖示了根據一個實施例在處理的後續階段的圖6的半導體器件。
【具體實施方式】
[0011]在此公開的方法和半導體器件的實施例提供了用於存儲器器件的分裂柵存儲器單元，該分裂柵存儲器單元通過增加來自選擇柵側壁的控制柵上的矽化物之間的間距以及增加控制柵上的矽化物和源極區域的矽化物之間的間距解決了選擇柵和控制柵之間的間隙中的電壓擊穿問題。這些增加的間距有助於阻止分裂柵存儲器單元中的電壓擊穿。
[0012]圖1示出了半導體器件10，例如在製作的中間階段期間的分裂柵極存儲器單元的實施例的截面圖，其中選擇柵結構包括柵介電層14、選擇柵層16和形成於襯底12上的層內的介電層18。介電層18具有不同於選擇柵16和電荷存儲層20的蝕刻選擇性並且可以是氮化娃、氮氧化娃或其它合適的材料。電荷存儲層20形成於選擇柵結構和襯底12的暴露部分上。電荷存儲層20可以具有任何合適的結構，例如，連續電荷存儲層，諸如浮柵，或包括了納米晶體或矽氮化物的離散存儲層。在所圖示的實施例中，電荷存儲層20包括在介電材料24中的納米晶體22。在替代實施例中，電荷存儲層20可以包括單一氮化層、阱氧化層或可以包括一疊不同層。控制柵26形成於與選擇柵16相鄰的電荷存儲層20的一部分上。
[0013]在此描述的半導體襯底12可以是任何半導體材料或材料的組合，諸如砷化鎵、矽鍺、矽晶絕緣體(SOI)、矽、單晶矽等等，以及上面的組合。半導體襯底12也可被稱為半導體層。柵介電層14位於襯底12上。選擇柵層16形成於柵介電層14上。介電層18形成於選擇柵層16上。介電層18可以是抗反射塗(ARC)層，並且可以例如包括氮化物。在一個實施例中，介電層18可以包括多個介電層。在一個實施例中，介電層18的總厚度的範圍是20-40納米。柵介電層14可以是任何合適的柵介電層，例如，柵氧化層。選擇柵層16是導電層並且可以例如是多晶矽。替代地，選擇柵層16也可以是金屬、氮化鈦、或者材料的組合。在一個實施例中，柵介電材料層形成於襯底12上,選擇柵介電材料層形成於柵介電材料層上，以及介電材料層可以形成於柵介電材料層上。這些層然後可以被圖案化以形成柵疊層，其包括介電層18和選擇柵層16，其中介電層18的底面處於選擇柵層16的頂面上。因此可以使用一個或多個幹蝕刻步驟來形成柵疊層，諸如抗反射塗層(其可以是介電層18)的貫穿蝕刻和蝕刻了選擇柵層16的材料(例如，碳氟化物，在選擇柵層16是多晶矽的情況下)的主蝕刻。蝕刻化學還可以包括氧化劑。氧化劑可以例如包括氧氣(O2)或氦氧化物(HeO2)。注意，選擇柵層16也可以被稱為選擇柵結構、選擇柵、或選擇柵電極。
[0014]電荷存儲層20可以通過在襯底12的暴露部分以及沿著選擇柵結構的側壁生長氧化物被形成。在一個實施例中，氧化物被生長到大約4-10納米的厚度。在形成氧化物之後，納米晶體22和包圍了納米晶體22的絕緣層被形成於氧化層和選擇柵16上。因此，介電質24可以包括氧化層和包圍了納米晶體22的絕緣層，在一個實施例中，納米晶體22具有在大約3至20納米的範圍中的直徑。常規工藝可以被用於形成納米晶體22。納米晶體22可以包括任何類型的導電材料，例如，矽、鍺、金屬、矽化物、合金、等等。形成於納米晶體20上及其周圍的絕緣層也可以是氧化層。替代地，絕緣層可以包括氧化鉿、氧化鋁等等。在一個實施例中，絕緣層具有在8至20納米的範圍中的厚度。因此，注意，納米晶體22和介電材料24形成了電荷存儲層20。在一個實施例中，電荷存儲層20具有在大約12至30納米的範圍中的總厚度。因此，在一個實施例中，電荷存儲層20可以被稱為厚度最多為大約30納米的薄存儲層。注意，電荷存儲層20的一部分形成於襯底12上，以及電荷存儲層20的另一部分沿著選擇柵層16和介電層18的側壁形成。存儲層20也可以是另一種存儲材料，諸如被介電質或氮化物所包圍的多晶矽。納米晶體22也可以被稱為納米糰簇或納米點並且通常是矽。
[0015]控制柵電極26(也被稱為控制柵)與襯底12上的電荷儲存層20上的選擇柵結構16的第一側壁相鄰地被形成。控制柵電極26可以包括多晶矽、金屬、氮化鈦等等，或其組合，並且可以使用常規沉積技術，諸如通過沉積一層多晶矽被形成，其中它是共形的，並且然後對共形層執行各向異性蝕刻。因此，控制柵電極26也可被稱為側壁間隔物或導電間隔物。共形層應當是導電的或能夠變得導電。在多晶矽的情況下，材料被摻雜以便更導電。摻雜通常通過在沉積之後植入而發生，但可以通過原位摻雜或原位摻雜和後續植入的組合而發生。注意，共形層的各向異性蝕刻還導致了第二側壁與襯底12上的電荷儲存層20上的選擇柵結構16相鄰並與控制柵26相對。然而，在所圖示的實施例中，掩膜層可以形成於控制柵26上並且第二控制柵然後可被移除。控制柵26的高度至少與選擇柵16的高度一樣大。在一個實施例中，控制柵26的頂面處於選擇柵16的頂面上，但是處於介電層18的頂面下。
[0016]圖2示出了在製作的後續階段期間的半導體器件10的截面圖，其中蝕刻被執行以移除電荷存儲層20的部分，以便電荷存儲層20的一部分保持在控制柵26和選擇柵16之間以及控制柵26和襯底12之間。在垂直方向上，電荷存儲層20的剩餘部分的高度至少與控制柵26的高度一樣大，並且因此在蝕刻工藝之後，至少與選擇柵16的高度一樣大。在水平方向上，在蝕刻工藝之後，電荷存儲層20的剩餘部分的寬度小於控制柵26的寬度。注意，在垂直方向上的尺寸28說明了選擇柵16的高度和選擇柵16和控制柵26之間的電荷存儲層20的剩餘部分的高度之間的高度差。在所圖示的實施例中，電荷存儲層20的剩餘部分的高度與控制柵26的高度相同，因此，尺寸28也可以表示選擇柵16和控制柵26之間的高度差。在一個實施例中，尺寸28至少是3毫微米。替代地，尺寸28可以在3-10納米的範圍中。
[0017]圖3示出了在製作的後續階段期間的半導體器件10的截面圖，其中將柵疊層和控制電極26用作植入掩膜來執行植入以在襯底12內形成淺源極/漏極延伸區域32和30。區域32形成在與沿著選擇柵16的第二側壁形成的電荷存儲層20相鄰的襯底12內，以及區域30形成在與控制柵26相鄰的襯底12內。因此，注意，選擇柵16和控制柵26位於區域32和30之間。區域32和30也可被稱為延伸區域。
[0018]圖4示出了在製作的後續階段期間的半導體器件10的截面圖，其中介電層34形成於襯底12、電荷存儲層20、介電質18、選擇柵16以及控制柵26上。在一個實施例中，介電層34是在襯底12上大面積沉積的共形層。介電層34可以包括一個或多個介電層。在一個實施例中，介電層34由氮化物形成。在另一個實施例中，介電層34包括氧化層和在氧化層上的氮化層。
[0019]圖5示出了在製作的後續階段期間的半導體器件10的截面圖，其中側壁間隔物36,38和40由介電層34形成。在一個實施例中，介電層34被各向異性蝕刻以產生側壁間隔物36、38和40。側壁間隔物38沿著介電層18的第一側壁從介電層18的頂面延伸到控制電極26的頂部。側壁40在與襯底12的接口處從控制柵26的下表面延伸到控制柵26的第一高度，其中第一高度低於控制柵26的頂部。在一個實施例中，在與襯底12的接口處的間隔物40的寬度是在10至30納米的範圍中。而且，注意，控制柵26的表面被暴露在間隔物38的基底和間隔物40的頂部之間。側壁間隔物36沿著介電層18的第二側壁和選擇柵16的第二側壁從介電層18的頂面延伸到襯底12。
[0020]圖6示出了在製作的後續階段期間的半導體器件10的截面圖，其中將間隔物36和40用作植入掩模來執行植入以在襯底12內形成深源極/漏極區域42和44。區域42形成在與間隔物36相鄰的襯底12內並且延伸到襯底12的深度大於延伸區域32。區域44形成在與間隔物40相鄰的襯底12內並且延伸到襯底12的深度大於延伸區域30。區域32和42可以被統稱為源極/漏極區域，以及區域30和44可以被統稱為源極/漏極區域。在一個實施例中，區域30和44形成了分裂柵存儲器器件10的源極區域，以及區域32和42形式了分裂柵存儲器器件10的漏極區域。而且，注意，可以在隨後處理步驟期間執行的後續加熱可以使區域32、30、42和44生長。
[0021]圖7示出了在製作的後續階段期間的半導體器件10的截面圖，其中將間隔物38、40和36用作掩膜來執行矽化物以形成矽化物區域46、48和50。間隔物38和40之間的控制柵26的暴露部分被娃化物以形成娃化物區域46。而且,襯底12的暴露部分被娃化以在由區域32和42形成的源極/漏極區域上形成矽化物區域48以及在區域30和44形成的源極/漏極區域上形成矽化物區域50。在一個實施例中，矽化物區域46、48和50每一個具有在10至40納米的範圍中的厚度。注意，間隔物38阻止了矽化物區域46延伸到電荷存儲層20，以及間隔物40阻止了矽化物區域50延伸到電荷存儲層20。在一個實施例中，滿足了間隔物38的矽化物46的頂部邊緣與電荷存儲層20至少隔開10納米。在一個實施例中，電荷存儲層20和矽化物區域46之間的間隙是在10至20納米的範圍中。因此，形成於控制柵26的頂部的間隔物38提供了電荷存儲層20和矽化物區域46之間的間隙。類似地，間隔物40提供了在控制柵26下面的電荷存儲層20的水平部分和矽化物區域50之間的間隙。這些間隙可以有助於阻止電壓擊穿。
[0022]返回參照圖1，如上面所描述的，在替代實施例中，第二間隔物(並且因此第二控制柵電極)可以沿著選擇柵16的第二側壁保持。在該實施例中，介電層34的各向異性蝕刻也將形成與在第二控制柵頂部上並且與第二控制柵相鄰的間隔物38和40類似的介電層側壁間隔物。在這種情況下，一旦被矽化，則這些間隔物將確保形成於第二控制柵的暴露部分上的矽化物區域50將與第二控制柵和選擇柵16之間的電荷存儲層20的部分充分隔開，並且矽化物區域48將與第二控制柵和襯底12之間的電荷存儲層20的水平部分充分隔開。
[0023]目前應了解，已經提供了分裂柵存儲器單元結構，所述結構包括選擇柵、與所述選擇柵相鄰的側壁控制柵、在所述控制柵上的第一介電側壁間隔物以及與所述襯底上的所述控制柵相鄰的第二介電側壁間隔物。所述介電側壁間隔物提供了分裂柵存儲器單元結構的電荷存儲層和分裂柵存儲器單元結構的矽化物區域之間的間隙或間距。這些間隙或間距可以有助於阻止電壓擊穿，其中在不包括這些間隙或間距的分裂柵存儲器單元結構的情況下可能發生電壓擊穿。
[0024]由於實施本發明的裝置大部分是由本領域所屬技術人員所熟知的電子元件以及電路組成，所以為了對本發明基本概念的理解以及認識並且為了不混淆或偏離本發明所教之內容，電路的細節不會在比上述所說明的認為有必要的程度大的任何程度上進行解釋。
[0025]此外，在說明書中和權利要求中的術語「前面」、「後面」、「頂部」、「底部」、「上面」、「下面」等等，如果有的話，是用於描述性的目的並且不一定用於描述永久性的相對位置。應了解，術語的這種用法在適當的情況下是可以互換的以便本發明所描述的實施例例如能夠在其它方向而不是在此說明或以其他方式描述的進行操作。
[0026]雖然參照具體實施例描述了本發明，但是如以下權利要求所陳述的，在不脫離本發明的範圍的情況下，可以進行各種修改以及變化。例如，第二控制柵電極可以與選擇柵的相反側壁相鄰地被形成。因此，說明書以及附圖被認為是說明性而不是狹義性的含義，並且所有這樣的修改意在被包括在本發明的範圍內。關於具體實施例，在此描述的任何好處、優點或問題的解決方案都不旨在被解釋為任何或所有權利要求的關鍵的、必需的、或必要的特徵或元素。
[0027]如在此使用的術語「耦合」不旨在限於直接耦合或機械耦合。
[0028]此外，如在此使用的「一」或「一個」被定義為一個或多個。而且，即使當同一權利要求包括介紹性短語「一個或多個」或「至少一個」以及諸如「一」或「一個」的不定冠詞時，在權利要求中諸如「至少一個」以及「一個或多個」的介紹性短語的使用也不應該被解釋成暗示通過不定冠詞「一」或「一個」引入的其他權利要求元素將包括這樣介紹的權利要求元素的任何特定權利要求限制成僅包含這樣的元素的發明。對於定冠詞的使用也是如此。
[0029]除非另有說明，使用諸如「第一」以及「第二」的術語來任意地區分這樣的術語描述的元素。因此，這些術語不一定旨在指示這樣的元素的時間或其他優先次序。
[0030]下面是本發明的各種實施例。
[0031]項目I包括一種用於使用半導體襯底形成分裂柵存儲器單元結構的方法，所述方法包括:在所述半導體襯底上形成柵疊層，其中所述柵疊層具有帶有頂面的導電部分和具有在所述導電部分的所述頂面上的底面的介電部分，所述柵疊層具有沿著所述導電部分的一側和所述介電部分的一側的第一側壁；在所述襯底上包括在所述柵疊層上並且沿著所述第一側壁形成電荷存儲層；在所述電荷存儲層上形成導電層；蝕刻所述導電層以留下沿著所述第一側壁的第一導電間隔物，其中所述第一導電間隔物的頂部處於所述導電部分的所述頂面上和所述介電部分的所述頂部下；從所述第一導電間隔物的底面到所述第一導電間隔物的所述頂部下的第一高度形成第一側壁間隔物以及沿著在所述第一導電間隔物的所述頂部和所述介電部分的所述頂面之間的第一側壁形成第二側壁間隔物；以及矽化在所述第一側壁間隔物和所述第二側壁間隔物之間的所述第一導電間隔物。項目2包括項目I所述的方法，並且還包括:在形成所述第一側壁間隔物和第二側壁間隔物之前，通過將所述第一導電間隔物用作植入掩膜在所述半導體襯底內形成第一源極/漏極延伸。項目3包括項目I所述的方法，其中所述蝕刻所述導電層還包括:沿著所述柵疊層的第二側壁形成第二導電間隔物。項目4包括項目3所述的方法，並且還包括:在形成所述第一側壁間隔物和第二側壁間隔物之前，移除所述第二導電間隔物。項目5包括項目4所述的方法，並且還包括:在移除所述第二導電間隔物之後，在所述襯底內形成第二源極/漏極延伸。項目6包括項目5所述的方法，並且還包括:形成與所述第二側壁相鄰的第三側壁間隔物。項目7包括項目6所述的方法，並且還包括:通過將所述第一側壁間隔物用作植入掩膜在所述襯底內形成第一深源極/漏極區域，並且通過將所述第三側壁間隔物用作掩膜在所述襯底內形成第二深源極/漏極區域。項目8包括項目7所述的方法，並且還包括:在所述第一深源極/漏極區域和第二深源極/漏極區域上矽化所述襯底。項目9包括項目I所述的方法，其中所述形成所述導電層的特徵還在於所述導電層包括多晶矽。項目10包括項目I所述的方法，其中所述形成所述柵疊層的特徵還在於所述柵疊層的所述介電部分包括氮化物。項目11包括項目I所述的方法，其中所述形成所述第一側壁間隔物和第二側壁間隔物的特徵還在於所述第一側壁間隔物和第二側壁間隔物包括氮化物。項目12包括項目I所述的方法，其中所述形成所述電荷存儲層的特徵還在於所述電荷存儲層包括納米晶體。
[0032]項目13包括一種分裂柵存儲器單元結構，包括:位於半導體襯底上的柵疊層，其中所述柵疊層具有帶有頂面的導電部分和具有在所述導電部分的所述頂面上的底面的介電部分，所述柵疊層具有沿著所述導電部分的第一側和所述介電部分的第一側的第一側壁；沿著所述第一側壁的第一部分並且在所述襯底的第一部分上延伸的電荷存儲層；沿著所述第一側壁的所述第一部分並且在所述襯底的所述第一部分上延伸的所述電荷存儲層上的第一側壁間隔物，其中所述第一側壁間隔物包括導電材料，並且其中所述第一側壁的所述第一部分包括所述導電部分的所述第一側和所述介電部分的所述第一側的第一部分；在所述第一側壁間隔物的頂部部分上並且沿著處於所述第一側壁間隔物上的所述第一側壁的第二側壁間隔物，其中所述第二側壁間隔物包括介電材料；以及在所述第一側壁間隔物上的矽化層；其中所述矽化層鄰近所述第二側壁間隔物並且不接觸所述介電部分下的所述電荷存儲層。項目14包括項目13所述的分裂柵存儲器單元結構，並且還包括在與所述電荷存儲層相鄰的所述襯底上的第三側壁間隔物，其中所述第三側壁間隔物包括介電材料。項目15包括項目14所述的分裂柵存儲器單元結構，並且還包括第四側壁間隔物，其中所述第四側壁間隔物包括介電材料。項目16包括項目13所述的分裂柵存儲器單元結構，其中所述導電部分包括多晶矽，所述介電部分包括氮化物，所述第一側壁間隔物包括多晶矽，並且所述第二側壁間隔物包括氮化物。項目17包括項目13所述的分裂柵存儲器單元結構，並且還包括在與所述第一側壁間隔物相鄰的所述襯底內的第一源極/漏極區域和在與所述柵疊層的第二側壁相鄰的所述襯底內的第二源極/漏極區域。項目18包括項目13所述的分裂柵存儲器單元結構，其中所述柵疊層的所述第一部分是選擇柵以及所述第一側壁間隔物是控制柵。
[0033]項目19包括一種用於使用襯底形成分裂柵存儲器單元結構的方法，所述方法包括:形成包括選擇柵和覆蓋了所述選擇柵的介電部分的柵疊層；在所述襯底上包括在所述柵疊層上形成電荷存儲層；沿著延伸過所述選擇柵的頂部的所述柵疊層的第一側壁形成導電材料的第一側壁間隔物；沿著所述第一側壁間隔物上的所述第一側壁形成介電材料的第二側壁間隔物；以及通過將所述第二側壁間隔物用作據此矽化物不延伸到所述電荷存儲層的掩膜形成所述第一側壁間隔物的一部分。項目20包括項目19所述的方法，其中:所述形成所述電荷存儲層包括形成納米晶體層；所述形成所述第一側壁間隔物的特徵還在於所述第一側壁間隔物包括多晶矽；以及所述形成所述第二側壁間隔物的特徵還在於所述第二側壁間隔物包括氮化物。
【權利要求】
1.一種用於使用半導體襯底形成分裂柵存儲器單元結構的方法，所述方法包括: 在所述半導體襯底上形成柵疊層，其中所述柵疊層具有帶有頂面的導電部分和具有在所述導電部分的所述頂面上的底面的介電部分，所述柵疊層具有沿著所述導電部分的一側和所述介電部分的一側的第一側壁； 在所述襯底上包括在所述柵疊層上並且沿著所述第一側壁形成電荷存儲層； 在所述電荷存儲層上形成導電層； 蝕刻所述導電層以留下沿著所述第一側壁的第一導電間隔物，其中所述第一導電間隔物的頂部處於所述導電部分的所述頂面上和所述介電部分的所述頂部下； 從所述第一導電間隔物的底面到所述第一導電間隔物的所述頂部下的第一高度形成第一側壁間隔物，以及沿著在所述第一導電間隔物的所述頂部和所述介電部分的所述頂面之間的第一側壁形成第二側壁間隔物；以及 矽化在所述第一側壁間隔物和所述第二側壁間隔物之間的所述第一導電間隔物。
2.根據權利要求1所述的方法，還包括:在形成所述第一側壁間隔物和第二側壁間隔物之前，將所述第一導電間隔物用作植入掩膜來在所述半導體襯底內形成第一源極/漏極延伸。
3.根據權利要求1所述的方法，其中所述蝕刻所述導電層還包括:沿著所述柵疊層的第二側壁形成第二導電間隔物。
4.根據權利要求3所述的方法，還包括:在形成所述第一側壁間隔物和第二側壁間隔物之前，移除所述第二導電間隔物。
5.根據權利要求4所述的方法，還包括:在移除所述第二導電間隔物之後，在所述襯底內形成第二源極/漏極延伸。
6.根據權利要求5所述的方法，還包括:形成與所述第二側壁相鄰的第三側壁間隔物。
7.根據權利要求6所述的方法，還包括:將所述第一側壁間隔物用作植入掩膜來在所述襯底內形成第一深源極/漏極區域，並且將所述第三側壁間隔物用作掩膜來在所述襯底內形成第二深源極/漏極區域。
8.根據權利要求7所述的方法，還包括:在所述第一深源極/漏極區域和第二深源極/漏極區域上矽化所述襯底。
9.根據權利要求1所述的方法，其中所述形成所述導電層的特徵還在於所述導電層包括多晶矽。
10.根據權利要求1所述的方法，其中所述形成所述柵疊層的特徵還在於所述柵疊層的所述介電部分包括氮化物。
11.根據權利要求1所述的方法，其中所述形成所述第一側壁間隔物和第二側壁間隔物的特徵還在於所述第一側壁間隔物和第二側壁間隔物包括氮化物。
12.根據權利要求1所述的方法，其中所述形成所述電荷存儲層的特徵還在於所述所述電荷存儲層包括納米晶體。
13.—種分裂柵存儲器單元結構，包括: 在半導體襯底上的柵疊層，其中所述柵疊層具有帶有頂面的導電部分和具有在所述導電部分的所述頂面上的底面的介電部分，所述柵疊層具有沿著所述導電部分的第一側和所述介電部分的第一側的第一側壁； 沿著所述第一側壁的第一部分並且在所述襯底的第一部分上延伸的電荷存儲層； 沿著所述第一側壁的所述第一部分並且在所述襯底的所述第一部分上延伸的所述電荷存儲層上的第一側壁間隔物，其中所述第一側壁間隔物包括導電材料，並且其中所述第一側壁的所述第一部分包括所述導電部分的所述第一側和所述介電部分的所述第一側的第一部分； 在所述第一側壁間隔物的頂部部分上並且沿著處於所述第一側壁間隔物上的所述第一側壁的第二側壁間隔物，其中所述第二側壁間隔物包括介電材料；以及 在所述第一側壁間隔物的頂面上的矽化層；其中所述矽化層鄰近所述第二側壁間隔物並且不接觸所述介電部分下的所述電荷存儲層。
14.根據權利要求13所述的分裂柵存儲器單元結構，還包括與所述電荷存儲層相鄰的在所述襯底上的第三側壁間隔物，其中所述第三側壁間隔物包括介電材料。
15.根據權利要求14所述的分裂柵存儲器單元結構，還包括第四側壁間隔物，其中所述第四側壁間隔物包括介電材料。
16.根據權利要求13所述的分裂柵存儲器單元結構，其中所述導電部分包括多晶矽，所述介電部分包括氮化物，所述第一側壁間隔物包括多晶矽，並且所述第二側壁間隔物包括氮化物。
17.根據權利要求13所述的分裂柵存儲器單元結構，還包括在與所述第一側壁間隔物相鄰的所述襯底內的第一源極/漏極區域和在與所述柵疊層的第二側壁相鄰的所述襯底內的第二源極/漏極區域。
18.根據權利要求13所述的分裂柵存儲器單元結構，其中所述柵疊層的所述第一部分是選擇柵，以及所述第一側壁間隔物是控制柵。
19.一種用於使用襯底形成分裂柵存儲器單元結構的方法，包括: 形成包括選擇柵和覆蓋了所述選擇柵的介電部分的柵疊層； 在所述襯底上包括在所述柵疊層上形成電荷存儲層； 沿著延伸過所述選擇柵的頂部的所述柵疊層的第一側壁形成導電材料的第一側壁間隔物； 沿著所述第一側壁間隔物上的所述第一側壁形成介電材料的第二側壁間隔物；以及 通過將所述第二側壁間隔物用作據此矽化物不延伸到所述電荷存儲層的掩膜形成所述第一側壁間隔物的一部分。
20.根據權利要求19所述的方法，其中: 所述形成所述電荷存儲層包括形成納米晶體層； 所述形成所述第一側壁間隔物的特徵還在於所述第一側壁間隔物包括多晶矽；以及 所述形成所述第二側壁間隔物的特徵還在於所述第二側壁間隔物包括氮化物。
【文檔編號】H01L21/336GK104253051SQ201410301809
【公開日】2014年12月31日 申請日期:2014年6月27日 優先權日:2013年6月28日
【發明者】洪莊敏, 康承泰 申請人:飛思卡爾半導體公司