差動輸出電路及半導體器件的製作方法

2023-05-16 23:54:16

差動輸出電路及半導體器件的製作方法
【專利摘要】本發明公開了一種差動輸出電路及半導體器件。一種可使用較低耐壓的電晶體來實現高可靠性的電路。該電路包括：由分別接收互為反相的輸入信號(IN、INB)的第1及第2電晶體(MN1、MN2)構成的差動對；分別與第1及第2電晶體級聯且與第1及第2電晶體為同一導電型的第3及第4電晶體(MN3、MN4)；與第3及第4電晶體各自的漏極連接的第1及第2輸出端子(OUTB、OUT)；以及將第1及第2輸出端子各自電位的中間電位進行分壓並供給至第3及第4電晶體的柵極的分壓電路(10)。
【專利說明】差動輸出電路及半導體器件
【技術領域】
[0001]本發明涉及一種差動輸出電路及半導體器件，如涉及一種向差動輸出電路及半導體器件中的電晶體供給偏壓的技術。
【背景技術】
[0002]在構成電子設備的LSI內部電路之間、LSI之間、印刷基板之間以及裝置之間等進行數據傳送時，對於實現高速化的要求越來越高。為了對應這些要求，在進行數據傳送時輸出差動信號的輸出電路中，使用了低電壓電晶體以實現高速化及低功耗化的要求。但是，低電壓電晶體雖可高速運行，但是對於施加在元件上的過電壓的耐久性不高。
[0003]因此，如在專利文獻I中公開了如下的技術:即，輸出電路具有:由分別接收第I輸入電壓和第2輸入電壓的第I電晶體和第2電晶體構成的差動對；與所述第I電晶體級聯的第I級聯電晶體；與所述第2電晶體級聯的第2級聯電晶體；與接地線連接的第I電阻成分；以及與電源線連接的第2電阻成分；其中，所述第I級聯電晶體的柵極和所述第2級聯電晶體的柵極彼此連接，且向每個所述柵極供給由所述第I電阻成分和第2電阻成分的電阻分壓決定的電位的偏壓，所述第I電晶體經由所述第I級聯電晶體輸出第I輸出信號，所述第2電晶體經由所述第2級聯電晶體輸出第2輸出信號。通過採用上述電路，便可在使用了低電壓電晶體的數據輸出電路中，即使在電路運行時向該電路施加了過電壓，也可防止低電壓電晶體的元件遭到破壞。
[0004]專利文獻2中也公開了與專利文獻I相同的驅動電路。
[0005]專利文獻3中公開了經由一對差動信號線輸出差動信號的差動發射器。即，差動發射器具有:一端共通連接的第1、第2電晶體；將經由所述差動信號線連接的接收側的終端電阻作為負載而運行的輸入差動對；向所述輸入差動對供給定電流的尾電流源；以及設在所述輸入差動對和所述差動信號線之間的用於調節所述第1、第2電晶體的負載電阻的阻抗調節部。
[0006]專利文獻I日本特許第3764158號公報
[0007]專利文獻2日本特開2010-283499號公報
[0008]專利文獻3日本特開2009-171403號公報

【發明內容】

[0009]以下對相關技術進行分析。
[0010]根據專利文獻I及2，可將電源電壓進行分壓後的偏壓供給至第I及第2級聯電晶體的柵極。
[0011]但是,例如，在將HDMI (High Definition Mult imedia Interface,高清晰多媒體接口 )的差動信號進行輸出的輸出電路中，輸出電路被用作漏極開路的CML (Current ModeLogic，電流型邏輯)電路。此時，由於不存在專利文獻1、2中所述的電源，所以難於將電源電壓進行分壓後的偏壓供給至第I及第2級聯電晶體的柵極。另一方面，雖然專利文獻3中公開了漏極開路的CML電路，但是並沒有公開如何向電晶體供給適當的偏壓的技術。因此，根據以往技術，無法向電晶體供給適當的偏壓，也難於使用低耐壓的電晶體來實現高可靠性的電路。
[0012]本發明的所述內容及所述內容以外的目的和新特徵在本說明書的描述及附圖說
明中寫明。
[0013]根據本專利說明書一實施方式，差動輸出電路具有:由接收互為反相的輸入信號的第I及第2電晶體構成的差動對；分別與第I及第2電晶體級聯，且與第I及第2電晶體為同一導電型的第3及第4電晶體；分別與第3及第4電晶體各自的漏極連接的第I及第2輸出端子；以及將第I及第2輸出端子各自電位的中間電位進行分壓並供給至第3及第4電晶體的柵極的分壓電路。
[0014]根據本專利說明書另一實施方式，半導體器件具有:分別接收互為反相的輸入信號的第I及第2電晶體；共同連接於第I及第2電晶體的源極的電流源；分別與第I及第2電晶體級聯且與第I及第2電晶體為同一導電型的第3及第4電晶體；連接於第3及第4電晶體各自的漏極的第I及第2輸出端子；配置在形成第I電晶體至第4電晶體的擴散區域的下部、供給第I及第2輸出端子各自電位的中間電位且與第I電晶體至第4電晶體為同一導電型的隔離用阱。
[0015]根據本專利說明書的其他實施方式，差動輸出電路具有:2個輸出端子；驅動2個輸出端子的漏極開路的CML電路；由多個級聯電晶體構成的接收檢測電路，其中，所述多個級聯電晶體的一端接收2個輸出端子各自電位的中間電位；將2個輸出端子各自電位的中間電位進行分壓並輸出的分壓電路；其中，多個級聯電晶體中，接地側的電晶體在將用於控制是否進行接收檢測的檢測允許信號接收到柵極的同時從源極輸出接收檢測信號，其他電晶體將分壓電路的輸出電壓接收到柵極。
[0016]根據其他實施方式，差動輸出電路具有:2個輸出端子；驅動2個輸出端子的漏極開路的CML電路；由分別連接於2個輸出端子和接地之間的多個級聯電晶體構成的2個靜電保護電路；將2個輸出端子各自電位的中間電位進行分壓並輸出的分壓電路；其中，多個級聯電晶體中，接地側的電晶體將柵極接地，其他電晶體將分壓電路的輸出電壓進行分壓後的電位接收到柵極。
[0017]而且，根據其他實施方式，差動輸出電路具有:2個輸出端子；驅動2個輸出端子的漏極開路的CML電路；連接於2個輸出端子之間，且由終端電阻及開關元件的串聯電路構成的終端電路；將2個輸出端子各自電位的中間電位作為電源的多個級聯電晶體；以及進行如下控制的控制電路:即多個級聯電晶體中，接地側的電晶體將控制開關元件的導通和截止的控制信號接收到柵極，其他電晶體將2個輸出端子各自電位的中間電位進行分壓後的電位接收到柵極，其他電晶體中，根據離接地側最遠的電晶體的漏極電壓來控制開關元件的導通和截止。
[0018]另外，根據其他實施方式，還具有:由分別接收互為反相的輸入信號的第I及第2電晶體構成的差動對；分別與第I及第2電晶體級聯，且與第I及第2電晶體為同一導電型的第3及第4電晶體；構成差動對中的電流源且與第I及第2電晶體為同一導電型的第5電晶體；連接於第3及第4電晶體各自的漏極的第I及第2輸出端子；以及連接於第I至第5電晶體各自的柵極和漏極間並使其導通的第I導通元件至第5導通元件；分別將2個輸入信號接收到第I及第2電晶體各自的柵極的2個緩衝電路；以及將第I電源電壓進行降壓並作為第2電源電壓供給至2個緩衝電路的電源供給電路；其中，第I導通元件至第5導通元件至少在無第I電源電壓供給時處於導通狀態。
[0019]根據本專利說明書一實施方式，通過向電晶體供給適當的偏壓，便可使用較低耐壓的電晶體而獲得高可靠性的電路。
【專利附圖】

【附圖說明】
[0020]圖1所示的是第I實施方式中相關的差動輸出電路的電路圖。
[0021]圖2所示的是第I實施方式中相關的半導體器件的結構的剖面圖。
[0022]圖3所示的是第I實施方式中相關的差動輸出電路的變形例I的電路圖。
[0023]圖4所示的是變形例I相關的半導體器件的結構的剖面圖。
[0024]圖5所示的是第I實施方式中相關的差動輸出電路的變形例2的電路圖。
[0025]圖6所示的是第I實施方式中相關的差動輸出電路的變形例3的電路圖。
[0026]圖7所示的是第I實施方式中相關的差動輸出電路的變形例4的電路圖。
[0027]圖8所示的是轉換電路的電路例及動作的示意圖。
[0028]圖9所示的是第I實施方式中相關的差動輸出電路的變形例5的電路圖。
[0029]圖10所示的是第I實施方式中相關的差動輸出電路的變形例6的電路圖。
[0030]圖11所示的是第2實施方式中相關的差動輸出電路的電路圖。
[0031]圖12所示的是第3實施方式中相關的差動輸出電路的電路圖。
[0032]圖13所示的是靜電保護電路的電路圖例。
[0033]圖14所示的是差動輸出電路所使用的傳送系統的結構圖。
[0034]圖15所示的是第4實施方式中相關的差動終端電路的電路圖。
[0035]圖16所示的是第4實施方式中相關的差動終端電路的具體例的電路圖。
[0036]圖17所示的是NMOS電晶體MN61各部的電位變化的圖。
[0037]圖18所示的是第4實施方式中相關的差動終端電路的變形例I的電路圖。
[0038]圖19所示的是第4實施方式中相關的差動終端電路的變形例2的電路圖。
[0039]圖20所示的是第4實施方式中相關的差動終端電路的變形例3的電路圖。
[0040]圖21所示的是第4實施方式中相關的差動終端電路的變形例4的電路圖。
[0041]圖22所示的是第4實施方式中相關的差動終端電路的變形例5的電路圖。
[0042]圖23所示的是第5實施方式中相關的差動輸出電路的電路圖。
[0043]圖24所示的是第5實施方式中相關的差動輸出電路的變形例的電路圖。
[0044]符號說明
[0045]10、10a、10b、IOd分壓電路
[0046]11轉換電路
[0047]20CML 電路
[0048]21接收檢測電路
[0049]22a、22b靜電保護電路
[0050]50發送部
[0051]51差動輸出電路[0052]52差動終端電路
[0053]53差動傳送電路
[0054]54接收部
[0055]55差動接收電路
[0056]60終端電路
[0057]61、61a、61b、
[0058]61c、61d、61e控制電路
[0059]62電壓供給電路
[0060]63、63a、63b分壓電路
[0061]64負載電路
[0062]65電位緩和電路
[0063]66BG電壓供給電路
[0064]BUFU BUF2緩衝電路
[0065]C1、C2電容元件
[0066]D2UD22`二極體
[0067]DNWU DNW2隔離用阱
[0068]Il電流源
[0069]INVU INV2反向電路
[0070]MNl ~MN8、MNlO ~MN23、
[0071 ]MN61 ~MN63、MN71、MN72NMOS 電晶體
[0072]MPl ~MP5、MPlO ~MP20、
[0073]MP61、MP71 ~MP73PMOS 電晶體
[0074]NANDlNAND 電路
[0075]OUT、OUTB輸出端子
[0076]P-sub基板
[0077]Pffl ~PW4P 型阱
[0078]Q21PNP 電晶體
[0079]Q22NPN 電晶體
[0080]Rl ~R12、R15、R3a、
[0081]R3b、R4a、R4b、R51、
[0082]R52、R71 ~R75電阻元件
[0083]RG1、RG2穩壓器
【具體實施方式】
[0084]以下是實施方式的概述。所附圖面中的參照符號僅是為了用於幫助理解的示例，而非表示限定於圖中所示的方式。
[0085]根據與實施方式相關的差動輸出電路優選如下，即具有:由分別接收互為反相的輸入信號(圖1的IN、INB)的第I及第2電晶體(圖1的麗1、麗2)構成的差動對；分別與第I及第2電晶體級聯且與第I及第2電晶體為同一導電型的第3及第4電晶體(圖1的麗3、MN4);與第3及第4電晶體各自的漏極連接的第I及第2輸出端子(圖1的OUTB、OUT);以及將第I及第2輸出端子各自電位的中間電位進行分壓並供給至第3及第4電晶體的柵極的分壓電路(圖1的10)。
[0086]根據上述差動輸出電路，便可將第I及第2輸出端子各自電位的中間電位進行分壓並作為偏壓供給至第3及第4電晶體的柵極。因此，由於可向電晶體供給適當的偏壓，所以可使用較低耐壓的電晶體而獲得高可靠性的電路。
[0087]差動輸出電路中，分壓電路也可為在第I及第2輸出端子的任何一個的電位處於規定範圍內時改變分壓比的結構(圖6的IOa)。
[0088]差動輸出電路也可為具有以下電路的結構:分別將2個輸入信號供給到第I及第2電晶體各自的柵極上的2個緩衝電路(圖1的BUF1、BUF2);將第I電源電壓進行降壓並作為第2電源電壓向2個緩衝電路供給的電源供給電路(圖1的RG2)。
[0089]差動輸出電路中，分壓電路也可為在第2電源電壓處於規定範圍內時改變分壓比的結構(圖7的IOb)。
[0090]差動輸出電路也可為如下結構:在第I電源電壓處於規定範圍內時，構成差動對的電流源(圖7的麗5)被激活。
[0091]差動輸出電路也可為如下結構:從電源供給電路無第2電源電壓輸出時電流源不被激活。
[0092]差動輸出電路中，2個緩衝電路可為如下結構:通過使第I及第2電晶體各自的柵極分別與AC耦合(通過圖9的C1、C2耦合)，便可向第I及第2電晶體各自的柵極供給第2電源電壓的偏移電壓量的輸入信號。
[0093]根據其他優選的實施方式，半導體器件具有:分別接收互為反相的輸入信號的第I及第2電晶體；共同連接於第I及第2電晶體的源極的電流源；分別與第I及第2電晶體級聯且與第I及第2電晶體為同一導電型的第3及第4電晶體；與第3及第4電晶體各自的漏極連接的第I及第2輸出端子；配置在形成第I電晶體至第4電晶體的擴散區域的下部，被供給第I及第2輸出端子各自電位的中間電位且與第I電晶體至第4電晶體為同一導電型的隔離用阱(圖1、2的DNW1)。
[0094]根據上述的半導體器件，便可將第I及第2輸出端子各自電位的中間電位進行分壓並作為偏壓供給隔離用阱。因此，由於可向電晶體供給適當的偏壓，所以可使用較低耐壓的電晶體而獲得高可靠性的電路
[0095]半導體器件中，隔離用阱也可為將形成第I及第2電晶體的第I阱(圖4的PW3)和形成第3及第4電晶體的第2阱(圖4的PW4)進行隔離的結構。
[0096]半導體器件還可具有連接於第I及第2阱間的第I電阻元件(圖4的R10)。
[0097]半導體器件還可具有連接於第2阱和第3及第4電晶體各自的源極之間的第2及第3電阻元件(圖4的R11、R12)。
[0098]半導體器件還可具有將中間電位進行分壓並供給至第3及第4電晶體的柵極的分壓電路。
[0099]而且，根據其他優選的實施方式，差動輸出電路具有:2個輸出端子(圖11的OUT、0UTB);驅動2個輸出端子的漏極開路的CML電路(圖11的20);由將2個輸出端子各自電位的中間電位接收到一端的多個級聯電晶體構成的接收檢測電路(圖11的21);以及將2個輸出端子各自電位的中間電位進行分壓並輸出的分壓電路(圖11的IOd)。其中，多個級聯電晶體中，接地側的電晶體(圖11的MN8)在將控制是否進行接收檢測的檢測允許信號接收到柵極的同時從源極輸出接收檢測信號，而其他電晶體(圖11的MN7)將分壓電路的輸出電壓接收到柵極。
[0100]根據上述的差動輸出電路，便可將2個輸出端子各自電位的中間電位進行分壓並供給至構成接收檢測電路的多個級聯電晶體中的接地側的電晶體以外的電晶體的柵極。因此，由於可向電晶體供給適當的偏壓，所以可使用較低耐壓的電晶體而獲得高可靠性的電路。
[0101]差動輸出電路中，分壓電路也可為在2個輸出端子的任何一個的電位處於規定範圍內時改變分壓比的結構。
[0102]而且，根據其他優選的實施方式，差動輸出電路具有:2個輸出端子(圖12的OUT、0UTB);驅動2個輸出端子的漏極開路的CML電路(圖12的20);分別連接於2個輸出端子和接地之間，且由多個級聯電晶體構成的2個靜電保護電路(圖12的22a、22b);以及將2個輸出端子各自電位的中間電位進行分壓並輸出的分壓電路(圖12的IOd);其中，多個級聯電晶體中，接地側的電晶體(圖13的麗22)將柵極接地，其他電晶體(圖13的麗23)將分壓電路的輸出電壓進行分壓後的電位接收到柵極。
[0103]根據如上所述的差動輸出電路，可將2個輸出端子各自電位的中間電位進行分壓並供給至構成靜電保護電路的多個級聯電晶體中接地側的電晶體以外的電晶體的柵極。因此，由於可向電晶體供給適當的偏壓，所以可使用較低耐壓的電晶體而獲得高可靠性的電路。
[0104]差動輸出電路也可為如下結構:靜電保護電路包括連接於輸出端子和接地之間的晶閘管(圖13的Q21、Q22)，其中，級聯電晶體可根據離接地側最遠的電晶體的漏極電壓來控制晶閘管的導通和截止。
[0105]差動輸出電路中，分壓電路也可為在2個輸出端子的任何一個的電位處於規定範圍內時改變分壓比的結構。
[0106]而且，根據其他實施方式，差動輸出電路具有:2個輸出端子(圖15的0UT、0UTB)；驅動2個輸出端子的漏極開路的CML電路；連接於2個輸出端子之間，且由終端電阻(圖15的R61、R62)及開關元件(圖15的MP61)的串聯電路構成的終端電路(圖15的60);將2個輸出端子各自電位的中間電位作為電源的多個級聯電晶體；以及進行如下控制的控制電路(圖15的61):即多個級聯電晶體中，接地側的電晶體(圖15的MN61)將開關元件的導通和截止的控制信號接收到柵極，其他電晶體(圖15的MN62)將2個輸出端子各自電位的中間電位進行分壓後的電位接收到柵極，其他電晶體中，根據離接地側最遠的電晶體的漏極電壓來控制開關元件的導通和截止。
[0107]根據上述的差動輸出電路，便可將2個輸出端子各自電位的中間電位進行分壓並供給至構成控制電路的多個級聯電晶體中的接地側電晶體以外的電晶體的柵極。因此，由於可向電晶體供給適當的偏壓，所以可使用較低耐壓的電晶體而獲得高可靠性的電路。
[0108]差動輸出電路中，控制電路具有:檢索中間電位並進行輸出的電源供給電路(圖15的62);—端與電源供給電路的輸出端連接，另一端與開關元件的控制端連接的負載電路(圖15的64);將負載電路的一端或另一端的電位進行分壓後並進行輸出的分壓電路(圖15的63);其中，多個級聯電晶體也可為一端與負載電路的另一端連接，而另一端接地，其他電晶體將分壓電路的輸出信號接收到柵極。
[0109]差動輸出電路還可為如下結構:具有在多個級聯電晶體的一端和負載電路的另一端之間產生電位差的電位緩和電路(圖15的65)。
[0110]差動輸出電路中，開關元件可由向背柵極供給中間電位的MOS電晶體構成。
[0111]另外，其他的優選實施方式中相關的差動輸出電路具有:由分別接收互為反相的輸入信號的第I及第2電晶體(圖23的麗1、麗2)構成的差動對；分別與第I及第2電晶體級聯且與第I及第2電晶體為同一導電型的第3及第4電晶體(圖23的麗3、MN4);構成差動對中的電流源且與第I及第2電晶體為同一導電型的第5電晶體(圖23的麗5)；與第3及第4電晶體各自的漏極連接的第I及第2輸出端子(圖23的0UTB、0UT);連接在第I至第5電晶體各自的柵極和漏極間以使其導通的第I導通元件至第5導通元件(MP72、MP71JN72JN71、MP73);將2個輸入信號分別供給至第I及第2電晶體各自的柵極的2個緩衝電路(圖23的BUF1、BUF2);以及將第I電源電壓(圖23的VDDM)進行降壓並作為第2電源電壓(圖23的VDDL)向2個緩衝電路供給的電源供給電路(圖23的RG2);其中，第I導通元件至第5導通元件至少在無第I電源電壓供給時處於導通狀態。
[0112]差動輸出電路中還可包括控制電路(圖23的61)，其中，所述控制電路具有將2個輸出端子各自電位的中間電位作為電源的多個級聯電晶體；多個級聯電晶體中，接地側的電晶體將第I電源電壓接收到柵極，其他電晶體將2個輸出端子各自電位的中間電位進行分壓後的電位接收到柵極，其他電晶體中，所述控制電路根據離接地側最遠的電晶體的漏極電壓來控制第I及第2導通元件的導通狀態。
[0113]差動輸出電路中具有連接在第3及第4電晶體各自的柵極和第I電源電壓之間的第I及第2電阻元件(圖23的R72、R71);第I導通元件至第5導通元件也可由在無第I電源電壓供給時處於導通狀態的MOS電晶體分別構成。
[0114]差動輸出電路中具有連接在第3及第4電晶體各自的柵極和第I電源電壓之間的第I及第2電阻元件(圖24的R72、R71);第3及第4導通元件也可由在無第I電源電壓供給時處於導通狀態的MOS電晶體(圖24的麗72、麗71)分別構成；第1、第2、第5導通元件也可分別由電阻元件(圖24的R74、R73、R75)構成。
[0115]下面參照圖面對實施方式進行具體說明。
[0116](第I實施方式)
[0117]圖1所示的是第I實施方式中相關的差動輸出電路的電路圖。圖1中的差動輸出電路具有穩壓器RGl和RG2、緩衝電路BUFl和BUF2、輸出端子OUT和0UTB、電流源IUNMOS電晶體麗I?MN6、以及電阻元件Rl?R4。
[0118]穩壓器RGl將電源VDDH的電壓(如為3.3V或2.5V)進行降壓並輸出電源VDDM(如為1.8V)。穩壓器RG2將電源VDDM的電壓進行降壓並輸出電源VDDL (如為1.0V)。
[0119]緩衝電路BUFl及BUF2由電源VDDL驅動，並將輸入信號IN及INB進行緩衝後分別供給至NMOS電晶體麗I及麗2的柵極。本實施方式中，輸入信號IN和INB為互為反相的輸入信號。
[0120]NMOS電晶體MN5及MN6構成電流鏡，而且，與供給至NMOS電晶體MN6的漏極的電流源Il為相同值的電流流過作為電流源的NMOS電晶體麗5。[0121]NMOS電晶體麗I及麗2將源極共同連接於NMOS電晶體麗5的漏極並構成差動對。
[0122]NMOS電晶體麗3及MN4分別與NMOS電晶體麗I及麗2串聯，且將各自的漏極與輸出端子OUTB及OUT連接。
[0123]電阻元件Rl及R2的串聯電路連接於輸出端子OUTB及OUT之間。電阻元件Rl及R2的串聯電路的中性點的節點NI與一端接地的電阻元件R3及R4的串聯電路的另一端連接。本實施方式中，電阻元件R3及R4構成分壓電路10。
[0124]電阻元件R3、R4的串聯電路的中性點的節點N2與NMOS電晶體麗3、MN4的柵極連接。
[0125]NMOS電晶體麗I?MN4的背柵極共同連接於NMOS電晶體麗1、麗2的源極。
[0126]配置在NMOS電晶體麗I?MN4的背柵極下部的N型隔離用阱(深N阱)DNWl與節點NI連接。
[0127]下面，對形成上述差動輸出電路的半導體器件進行說明。圖2所示的是第I實施方式中相關的半導體器件的結構的剖面圖。圖2中，半導體器件的P型襯底P-sub上形成有P型阱PWl及N型隔離用阱DNWl。
[0128]在成為NMOS電晶體麗5的背柵極的P型阱PWl內，分別形成有成為NMOS電晶體麗5的源極及漏極的N型擴散層，而且，在2個N型擴散層之間的P型阱PWl的上部形成有NMOS電晶體麗5的柵極電極。
[0129]隔離用阱DNWl內設置有分別成為NMOS電晶體麗I?MN4的背柵極的P型阱PW2。P型阱PW2內形成有:分別成為NMOS電晶體麗I及麗2的源極的N型擴散層；分別成為NMOS電晶體麗1、麗2的漏極以及NMOS電晶體麗3、MN4的源極的N型擴散層；以及分別成為NMOS電晶體麗3、MN4的漏極的N型擴散層。
[0130]構成NMOS電晶體麗I (MN2)的2個N型擴散層之間的P型阱PW2的上部形成有NMOS電晶體麗I (MN2)的柵極電極。構成NMOS電晶體麗3 (MN4)的2個N型擴散層之間的P型阱PW2的上部形成有NMOS電晶體麗3 (MN4)的柵極電極。
[0131]在上述結構的差動輸出電路中，如果以HDMI (High Definition MultimediaInterface)等為例，輸出端子OUTB及OUT的電源供給來自接收側，所以電壓為2.7?3.3V。另外，節點N1、N2的電位分別為3.05VU.8V左右。因此，NMOS電晶體麗3、MN4各自的柵極和漏極之間的電壓為0.9?1.5V，NMOS電晶體麗1、麗2各自的柵極與漏極之間的電壓、以及源極和柵極之間的電壓最高為0.9V。
[0132]另一方面，在與接收側之間無布線，或因接收側的電源被拔掉而從接收側無電源供給時，輸出端子OUTB及OUT、節點NI及N2的電壓為0V。因此，NMOS電晶體麗1、麗2各自的柵極和漏極之間的電壓、源極和柵極之間的電壓最高為0.9V。
[0133]另一方面，在從接收側有電源供給的狀態下電源VDDH為OV時，節點N2的電位為
1.8V左右。另外，由於電源VDDM及VDDL也為0V，所以NMOS電晶體MN1、MN2、MN5為截止狀態。因此，NMOS電晶體麗I?麗5中各電極間的電壓低於1.8V。
[0134]如上所述，NMOS電晶體麗I?麗5中各電極間的電壓與電源的狀態無關，均低於
1.8V。因此，可使用低於1.8V的低電壓電晶體。
[0135]另外，如圖2所示，為了將P型阱PW2共同連接於NMOS電晶體麗I?MN4，由於為級聯，所以無需布線。由於減少了因配線等的浮地電容，所以有利於實現器件的高速化。[0136](變形例I)
[0137]圖3所示的是第I實施方式中相關的差動輸出電路的變形例I的電路圖。圖3中，與圖1相同的符號表示同一內容，所以在此不再進行重複說明。經由電阻元件RlO將NMOS電晶體麗3及MN4的背柵極共同連接於NMOS電晶體麗I及麗2的背柵極，而且，經由電阻元件Rll及R12分別與NMOS電晶體麗3及MN4各自的源極連接。
[0138]下面說明形成有變形例I中的差動輸出電路的半導體器件。圖4所示的是變形例I相關的半導體器件的結構的剖面圖。圖4中，與圖2相同的符號表示同一內容，所以在此不再進行重複說明。圖4所示的半導體器件具有用來替換圖2的N型隔離用阱DNWl的N型隔離用阱DNW2。隔離用阱DNW2內，將作為NMOS電晶體麗I及麗2各自的背柵極的P型阱PW3和作為NMOS電晶體MN3及MN4各自的背柵極的P型阱PW4隔離開而設置。
[0139]P型阱PW3內形成有成為NMOS電晶體麗I及麗2各自的源極的N型擴散層、以及成為NMOS電晶體麗I及麗2各自的漏極的N型擴散層。P型阱PW4內形成有成為NMOS電晶體MN3及MN4各自的源極的N型擴散層、以及成為NMOS電晶體MN3及MN4各自的漏極的N型擴散層。
[0140]在上述結構的差動輸出電路中，NMOS電晶體麗I?麗5中的柵極與源極、柵極與漏極、柵極與基極、以及源極與漏極的4個端子之間，在定態下電壓必須小於等於1.8V，但擴散層間的電位差為3.3V也沒有問題。因此，基板P-sub和隔離用阱DNW2之間等為施加了 3.3V的電位的結構。如圖4所示的結構中，將P型阱PW3及PW4隔離而設置，為可輸入不同的偏壓電壓的結構。如前所述進行隔離設置，便可將輸出端子OUTB及OUT上的靜電進行分壓，從而提高靜電放電(ESD)的耐受性。
[0141](變形例2)
[0142]圖5所示的是第I實施方式中相關的差動輸出電路的變形例2的電路圖。圖5中，與圖1相同的符號表示同一內容，所以在此不再進行重複說明。電阻元件R15的一端與電源VDDM連接，另一端與NMOS電晶體MN3及MN4的柵極連接。PMOS電晶體MP2將柵極與電源VDDM連接，將源極與節點N2連接，將漏極及背柵極與NMOS電晶體MN3、MN4的柵極連接。
[0143]在上述結構的差動輸出電路中，電源VDDM為1.8V時，就經由電阻元件R15從電源VDDM向NMOS電晶體MN3及MN4的柵極供給偏壓。另一方面，截斷電源VDDM(OV)時，PMOS電晶體MP2處於導通狀態，並從節點N2向NMOS電晶體麗3及MN4的柵極供給偏壓。
[0144]另外，如圖5B所示，也可用NMOS電晶體麗10來替換電阻元件R15，所述NMOS電晶體麗10的漏極和柵極與電源VDDM連接，源極與NMOS電晶體麗3及MN4的柵極連接。此時，電源VDDM為1.8V時，經由處於導通狀態的NMOS電晶體MNlO從電源VDDM向NMOS電晶體麗3及MN4的柵極供給偏壓。另一方面，截斷電源VDDM(OV)時，NMOS電晶體麗10為截止狀態。
[0145]另外，如圖5C所示，也可用PMOS電晶體MPlO來替換電阻元件R15，所述PMOS電晶體MPlO的漏極與電源VDDM連接，源極、柵極及背柵極與NMOS電晶體麗3及MN4的柵極連接。此時，電源VDDM為1.8V時，經由處於導通狀態的PMOS電晶體MPlO從電源VDDM向NMOS電晶體麗3、MN4的柵極供給偏壓。另一方面，截斷電源VDDM(OV)時，PMOS電晶體MPlO為截止狀態。
[0146]如上所述，NMOS電晶體麗3及MN4的柵極的偏壓也可不固定於節點N2。[0147](變形例3)
[0148]圖6所示的是第I實施方式中相關的差動輸出電路的變形例3的電路圖。圖6中，與圖1相同的符號表示同一內容，所以在此不再進行重複說明。與圖1所示的分壓電路10相比，分壓電路IOa還具有:PM0S電晶體MP3及MP4、電阻元件R5及R6，且還具有用來替換圖1中的電阻元件R3的串聯的電阻元件R3a及R3b，。
[0149]PMOS電晶體MP3 (MP4)將源極及背柵極與節點NI連接，經由電阻元件R5 (R6)將柵極與輸出端子OUT (OUTB)連接，並將漏極連接到電阻元件R3a及R3b的連接點上。電阻元件R5 (R6)具有保護PMOS電晶體MP3 (MP4)的柵極的作用，以避免來自外部的過大電壓被輸入到輸出端子OUT(OUTB)上。
[0150]在上述結構的差動輸出電路中，針對假設出現以下情況時而進行設置，即因接收側之間的連接線出現不良而導致輸出端子OUTB或OUT的一側的連接處出現斷線時的情況。接通接收側的電源時，輸出端子OUTB及OUT中的一個將產生最大為3.3V的電壓，另一個為降低到OV的狀態。此時，節點NI的電位大幅度降低為1.65V。因此，向NMOS電晶體麗3、MN4的柵極供給的偏壓電壓(節點N2的電位)也將降低。為防止出現這種情況而提高了節點N2的電位，以便在檢測到輸出端子OUTB或OUT中的任何一個出現斷線時使PMOS電晶體MP3及MP4處於導通狀態。即，通過使PMOS電晶體MP3或MP4中的一個成為導通狀態而使電阻元件R3b中的電壓降低量變為0V，由此可提高偏壓電壓(節點N2的電位)。由此，SP使在一側出現斷線而導致輸出端子OUTB或OUT中的一個的電位降低到OV附近，也可維持偏壓電壓，從而可確保各電晶體的耐壓。
[0151](變形例4)
[0152]圖7所示的是第I實施方式中相關的差動輸出電路的變形例4的電路圖。圖7中，與圖6相同的符號表示同一內容，所以在此不再進行重複說明。與圖6所示的分壓電路IOa相比，分壓電路IOb還具有PMOS電晶體MP5及電阻元件R7，且還具有用來替換圖6的電阻元件R4的串聯的電阻元件R4a及R4b。另外，NMOS電晶體MN5的柵極和NMOS電晶體MN6的柵極之間還具有轉換電路11。
[0153]PMOS電晶體MP5將源極及背柵極與電阻元件R4a及R4b的連接點連接，再經由電阻元件R7將柵極與電源VDDL連接，並將漏極接地。電阻元件R7具有保護PMOS電晶體MP5的柵極的作用，以避免電源VDDL可能產生的過大電壓。
[0154]轉換電路11由電源VDDM、VDDL供給而運行，並具有轉換開關(SWl)的作用，所述轉換開關(SWl)根據穩壓器使能信號EN的電平決定將NMOS電晶體MN5的柵極接地或將其與NMOS電晶體MN6的柵極連接。
[0155]下面對轉換電路11進行詳細說明。圖8A所示的是轉換電路11的電路例的示意圖。轉換電路11具有NMOS電晶體麗11?麗21、PMOS電晶體MPll?MP20。
[0156]NMOS電晶體麗13及PMOS電晶體MP11構成由電源VDDL驅動的CMOS反向電路，將穩壓器使能信號EN進行反轉後供給至NMOS電晶體麗15及PMOS電晶體MP13的柵極。
[0157]NMOS電晶體麗14及PMOS電晶體MP12構成由電源VDDL驅動的CMOS反向電路，將穩壓器使能信號EN及同相的信號供給至PMOS電晶體MP15、MP17、MP18的柵極。
[0158]PMOS電晶體MP13經由PMOS電晶體MP14將源極與電源VDDM連接，將漏極與NMOS電晶體麗15的漏極及PMOS電晶體MP18的柵極連接，並將NMOS電晶體麗15的源極接地。[0159]PMOS電晶體MP15經由PMOS電晶體MP16將源極與電源VDDM連接，將漏極與NMOS電晶體麗16的漏極及PMOS電晶體MP14的柵極連接，並將NMOS電晶體麗16的源極接地。
[0160]PMOS電晶體MP17經由PMOS電晶體MP18將源極與電源VDDM連接，將漏極與NMOS電晶體MN16的漏極連接。
[0161]NMOS電晶體MN19、MN18、MN17將柵極共同連接於電源VDDM，並從接地側朝向NMOS電晶體MN16的柵極進行級聯。
[0162]NMOS電晶體麗20及PMOS電晶體MP19構成由電源VDDM驅動的CMOS反向電路，將NMOS電晶體麗16的漏極的信號進行反轉後作為信號PDB供給至NMOS電晶體麗11的柵極。
[0163]NMOS電晶體MN21及PMOS電晶體MP20構成由電源VDDM驅動的CMOS反向電路，將信號PDB進行反轉後作為信號H)供給至NMOS電晶體麗12的柵極。
[0164]NMOS電晶體麗11連接於NMOS電晶體MN6的漏極及柵極和NMOS電晶體麗5的柵極之間。NMOS電晶體麗12連接於NMOS電晶體麗5的柵極和接地之間。
[0165]如圖8B所示，上述結構的轉換電路11根據電源VDDM及VDDL的電壓及穩壓器使能信號EN的電平而運行。S卩，在電源VDDM、VDDL正常供給(分別為1.8V、1.0V時)的情況下，如穩壓器使能信號EN為H電平，則信號TO= 「L」、信號TOB= 「H」。因此，NMOS電晶體MNll為導通狀態、NMOS電晶體MN12為截止狀態，NMOS電晶體MN5的柵極與NMOS電晶體MN6的漏極及柵極連接。即，由NMOS電晶體MN5、MN6構成的電流鏡將被激活。
[0166]另外，在電源VDDM及VDDL正常供給的情況下，穩壓器使能信號EN為L電平時，或在電源VDDM為1.8V、電源VDDL為OV時，則信號PD= 「H」、信號PDB= 「L」。因此，NMOS電晶體麗11為截止狀態、NMOS電晶體麗12為導通狀態，且NMOS電晶體麗5的柵極接地。
[0167]而且，在電源VDDM及VDDL都為OV時，信號PD= 「L」、信號PDB= 「L」。因此，NMOS電晶體麗11、麗12都為截止狀態。
[0168]S卩，作為構成差動對的電流源的NMOS電晶體麗5在電源VDDM及VDDL為正常狀態的情況下，當穩壓器使能信號EN為H電平時被激活。在穩壓器使能信號EN為L電平時或者電源VDDL不處於正常狀態時，NMOS電晶體麗5為截止(非激活)的狀態。
[0169]在上述的差動輸出電路中，在穩壓器使能信號EN為L電平且電源VDDL為OV時，NMOS電晶體麗1、麗2、麗5為截止狀態。而且，PMOS電晶體MP5為導通狀態而使電阻元件R4a處於短路狀態，並降低節點N2的電位。因此，就可滿足NMOS電晶體麗I?麗5的耐壓要求。
[0170](變形例5)
[0171]圖9所示的是第I實施方式中相關的差動輸出電路的變形例5的電路圖。圖9中，與圖1相同的符號表示同一內容，所以在此不再進行重複說明。與圖1所示的差動輸出電路相比，圖9所示的差動輸出電路具有位於NMOS電晶體麗I (MN2)的柵極和緩衝電路BUFl (BUF2)的輸出端之間的電容元件Cl (C2)。另外，還具有位於NMOS電晶體麗I (MN2)的柵極和電源VDDL之間的電阻元件R8 (R9)。
[0172]根據上述結構的差動輸出電路，將緩衝電路BUFl (BUF2)的輸出信號偏壓到電源VDDL的電壓後供給至NMOS電晶體麗I (MN2)的柵極。因此，NMOS電晶體麗1、麗2的柵極的偏壓電壓上升，且更易於確保NMOS電晶體MNl?MN3中的動作容限和耐壓容限。[0173](變形例6)
[0174]圖10所示的是第I實施方式中相關的差動輸出電路的變形例6的電路圖。圖10中，與圖9相同的符號表示同一內容，所以在此不再進行重複說明。圖10所示的差動輸出電路去掉了穩壓器RGl而從外部直接供給電源VDDM。此結構也可如上所述地確保各電晶體的耐壓。
[0175]以上列出了各種變形例，但並不僅限於所述變形例，還可將其進行各種組合和變更，只要不與上述的功能相反便可。在此無需贅言。
[0176]在上述結構的差動輸出電路中，將NMOS電晶體麗3及MN4的柵極與分壓電路IO(IOaUOb)的節點N2連接並供給偏壓。因此，由於可向NMOS電晶體麗3及MN4供給適當的偏壓，所以可使用較低耐壓的電晶體而獲得高可靠性的電路
[0177](第2實施方式)
[0178]下面對被用在差動輸出電路中的接收檢測電路進行說明。圖11所示的是第2實施方式中相關的差動輸出電路的電路圖。圖11中，與圖6相同的符號表不同一內容,所以在此不再進行重複說明。圖11所示的差動輸出電路還具有分壓電路IOd及接收檢測電路21。其中，CML電路20優選與第I實施方式中相關的差動輸出電路同樣的漏極開路的CML (Current Mode Logic，電流型邏輯)電路，但並不限於此，只要CML電路20中的電晶體的耐壓達到所希望的條件便可。
[0179]分壓電路IOd與圖6的分壓電路IOa為同樣的結構。但是，如第I實施方式中所說明的，如果CML電路20具有分壓電路10a，則分壓電路IOd需與分壓電路IOa分別設置。理由如下:分壓電路IOa被設置為NMOS電晶體麗3及MN4的偏壓專用，在因熱插拔等與接收側之間的電線拔插之後的瞬態中，為了提高追蹤速度而必須減小節點的負載。因此，優選設置NMOS電晶體麗3及MN4的偏壓專用的分壓電路10a。
[0180]接收檢測電路21具有反向電路INVl及INV2、2輸入的NAND電路NAND1、NMOS電晶體麗7及MN8、以及電阻元件R13、R14。反向電路INVl及INV2、NAND電路NANDl上設有電源VDDL。
[0181]NMOS電晶體麗7經由電阻元件R13將漏極與節點NI連接，將柵極與節點N2連接，將源極與NMOS電晶體MN8的漏極連接。
[0182]NMOS電晶體MN8通過反向電路INVl將邏輯取反後的信號REN接收到柵極，並經由電阻元件R14將源極接地。信號REN為L電平時，信號REN即為接收檢測允許信號，允許對輸出端子OUT及OUTB上是否有外部電源供給的情況進行檢測。
[0183]NAND電路NANDl的一個輸入端與反向電路INVl的輸出端連接，另一輸入端與NMOS電晶體MN8的源極連接，並經由反向電路INV2從輸出端輸出信號RDT。
[0184]在上述的結構中，信號REN為H電平時，NMOS電晶體MN8的柵極為L電平且NMOS電晶體MN8為截止狀態。因此，NAND電路NANDl的2輸入為L電平，信號RDT也為L電平。
[0185]另外，信號REN為L電平時，NMOS電晶體MN8的柵極為H電平而NMOS電晶體MN8為導通狀態。在此狀態下如果從外部向輸出端子OUT、OUTB供給電源時，節點N2的電位就上升而NMOS電晶體MN7為導通狀態，電阻元件R14上有電流流過而使NMOS電晶體MN8的源極為H電平。因此，信號RDT也為H電平。即，接收檢測電路21將信號RDT= 「H」視為可接收狀態並輸出。[0186]另一方面，NMOS電晶體MN8為導通狀態且輸出端子OUT、OUTB上沒有從外部供給電源時，NMOS電晶體MN7為截止狀態，由於無電流流過電阻元件Rll而使NMOS電晶體MN8的源極為L電平。因此，信號RDT也為L電平。即，接收檢測電路21將信號RDT= 「L」視為不可接收狀態並輸出。
[0187]在上述結構的接收檢測電路21中，NMOS電晶體麗7、MN8被級聯，且NMOS電晶體麗7的柵極與分壓電路IOd的節點N2連接並被供給偏壓。因此，由於可向NMOS電晶體麗7供給適當的偏壓，所以可使用較低耐壓的電晶體而獲得高可靠性的電路。
[0188](第3實施方式)
[0189]下面對被用於差動輸出電路的靜電保護電路進行說明。圖12所示的是第3實施方式中相關的差動輸出電路的電路圖。圖12中，與圖11相同的符號表示同一內容，所以在此不再進行重複說明。圖12所示的差動輸出電路還具有靜電保護電路22a及22b。其中，靜電保護電路22a及22b將正極A分別與輸出端子OUT及OUTB連接，並將負極K接地，將觸發柵極TG與節點N2連接。
[0190]下面對靜電保護電路22a及22b進行詳細說明。圖13所示的是靜電保護電路22a及22b的電路圖例。
[0191]圖13A中的靜電保護電路具有NMOS電晶體麗22及麗23。其中，NMOS電晶體麗23將漏極與正極A連接，將柵極與觸發柵極TG連接，並經由NMOS電晶體麗22將源極與負極K連接。NMOS電晶體MN22將漏極與NMOS電晶體MN21的源極連接，將柵極及源極與負極K連接。
[0192]圖13A的靜電保護電路中，如果向觸發柵極TG輸入的電壓大於等於NMOS電晶體麗22的擊穿電壓時，NMOS電晶體麗22及麗23將被導通。即，正極A和負極K之間將被導通而具有靜電保護電路的作用。
[0193]圖13B中，與圖13A相同的符號表示同一內容，所以在此不再進行重複說明。與圖13A的靜電保護電路相比，圖13B的靜電保護電路還具有二極體D21及D22、PNP電晶體Q21、NPN電晶體Q22。PNP電晶體Q21將發射極與正極A連接，將基極與NMOS電晶體麗23的漏極及NPN電晶體Q22的集電器連接，並將集電器與NPN電晶體Q22的基極連接，NPN電晶體Q22將發射極與負極K連接，二極體D21按反方向連接在觸發柵極TG和負極K之間，二極體D22按反方向連接在正極A和負極K之間。
[0194]圖13B的靜電保護電路中，PNP電晶體Q21和NPN電晶體Q22構成晶閘管(SCR)。如果向觸發柵極TG輸入的電壓大於等於NMOS電晶體MN22的擊穿電壓時，具有觸發元件作用的NMOS電晶體麗22及麗23將被導通。由此，PNP電晶體Q21及NPN電晶體Q22都為導通狀態。即，正極A和負極K之間將被導通而具有靜電保護電路的作用。
[0195]圖13中，NMOS電晶體麗22、麗23被級聯，且NMOS電晶體麗23的柵極與分壓電路IOd的節點N2連接並被供給偏壓。因此，由於可向NMOS電晶體麗23供給適當的偏壓，所以可使用較低耐壓的電晶體而獲得高可靠性的電路。
[0196](第4實施方式)
[0197]下面對被用在差動輸出電路的終端電路進行說明。圖14所示的是差動輸出電路所使用的傳送系統的結構圖。圖14中，傳送系統具有發送部50、差動傳送電路53以及接收部54。發送部50具有差動輸出電路51及差動終端電路52。接收部54具有電阻元件R51及R52、以及差動接收電路55。本實施方式中，差動輸出電路51為上述第I至第3實施方式中所說明的差動輸出電路。
[0198]差動輸出電路51經由差動傳送電路53與差動接收電路55連接。另外，差動輸出電路51中輸出互為反相的信號的2個輸出端因差動終端電路52而成為終端。差動接收電路55中互為反相的2個輸入端分別經由電阻元件R51及R52而與接收側的Rx電源(如為3.3V)連接。
[0199]從差動輸出電路51輸出的差動信號經由差動傳送電路53被差動接收電路55接收。差動輸出電路51的輸出端經由電阻元件R51及R52而由Rx電源供給電源。
[0200]接下來說明差動終端電路52。圖15所示的是第4實施方式中相關的差動終端電路的電路圖。圖15中的差動終端電路具有終端電路60和控制電路61。
[0201]終端電路60由電阻元件R61、PMOS電晶體MP61、電阻元件R62的串聯電路構成，並連接於輸出端子OUT及OUTB之間。
[0202]控制電路61包括電壓供給電路62、分壓電路63、負載電路64、電位緩和電路65以及NMOS電晶體MN61及MN62。
[0203]電壓供給電路62連接於輸出端子OUT及OUTB之間，輸出端子OUT及OUTB各自電位的中間電位被供給至PMOS電晶體MP61的背柵極和分壓電路63以及負載電路64的一端。
[0204]分壓電路63將輸出端子OUT及OUTB各自電位的中間電位進行分壓後供給至NMOS電晶體MN62的柵極。
[0205]負載電路64的另一端與PMOS電晶體MP61的柵極和電位緩和電路65的一端連接。
[0206]電位緩和電路65的另一端與NMOS電晶體MN62的漏極連接，NMOS電晶體MN62的源極與NMOS電晶體MN61的漏極連接。
[0207]NMOS電晶體MN61的源極接地，並將顯示終端電路60是否被激活的信號CNT接收到柵極。
[0208]下面說明差動終端電路52的具體例子。圖16為差動終端電路52的具體例的電路圖。本實施方式中，電阻元件R61及R62的電阻值為160 Ω，電壓供給電路62由電阻值為IOkQ的2個電阻元件串聯而形成，分壓迴路63由電阻值為250kΩ和360kΩ的2個電阻元件串聯而形成，負載電路64由電阻值為5kQ的電阻元件構成，電位緩和電路65由電阻值為5k Ω的電阻元件構成。
[0209]如上述結構的差動終端電路中，輸出端子OUT及OUTB各自的電位例如為3.3V和
2.8V。本實施方式中，信號CNT從OV變為1.8V時NMOS電晶體MN61各部分電位的變化如圖17所示。
[0210]信號CNT為OV時，NMOS電晶體MN61及MN62為截止狀態，電壓供給電路62將輸出端子OUT及OUTB各自電位的中間電位3.05V供給至PMOS電晶體MP61的柵極。由於PMOS電晶體MP61兩端的電位分別為3.3V和2.8V，所以處於截止狀態，終端電路60處於非激活的開路狀態(不被作為終端的狀態)。
[0211]此時，PMOS電晶體MP61中，柵極、背柵極、源極、漏極的各電壓分別為3.05V、
3.05V、3.3V、2.8V，因此可確保在PMOS電晶體MP61的柵極氧化膜上的電位差保持在許容範圍內(2V左右或更低)。
[0212]另一方面，信號CNT為1.8V時，NMOS電晶體MN61及MN62為導通狀態，PMOS電晶體MP61的柵極電位降低。因此，PMOS電晶體MP61為導通狀態，終端電路60處於短路狀態(被作為終端的狀態)。即，終端電路60被激活，輸出端子OUT及OUTB之間具有160 Ω +160 Ω +PMOS電晶體MP61的導通電阻(幾Ω)而成為終端。
[0213]此時，PMOS電晶體MP61中，柵極、背柵極、源極、漏極的各電壓分別為2.09V、
2.56V、3.3V、2.8V,PMOS電晶體MP61的柵極和背柵極之間、柵極和漏極之間、漏極和源極之間的各電壓分別為0.47V、0.957V、0.965V，由此可確保電位差處於許容範圍內(2V左右或更低)。
[0214]在如上所述運行的差動終端電路中，NMOS電晶體MN61及MN62為級聯的結構，由分壓電路63將2個輸出端子OUT及OUTB各自電位的中間電位進行分壓後得到的偏壓供給至NMOS電晶體MN62的柵極。因此，由於可向NMOS電晶體MN62供給適當的偏壓，所以可使用較低耐壓的電晶體而獲得高可靠性的電路。
[0215]下面說明差動終端電路52的變形例。
[0216]如果可向NMOS電晶體MN62供給適當的偏壓，便可如圖18的控制電路61a所示可以省略電位緩和電路65而成為短路狀態。
[0217]另外，如圖19的控制電路61b所示，也可將向PMOS電晶體MP61的背柵極供給中間電位的BG電壓供給電路66從電壓供給電路62中隔離出來而設置。此時，BG電壓供給電路66具有與電壓供給電路62同樣的結構。
[0218]而且，如圖20的控制電路61c所示，相對於圖19，也可在負載電路64和NMOS電晶體MN62之間插入電位緩和電路65。
[0219]另外，如圖21的控制電路61d所示，可將分壓電路63a的一端與負載電路64的另
一端連接。
[0220]而且，如圖22的控制電路61e所示，也可在負載電路64的另一端和NMOS電晶體MN62之間插入NMOS電晶體MN63，並由分壓電路63b向NMOS電晶體MN63供給柵極偏壓。此時，由NMOS電晶體MN61、MN62、MN63的3個級聯電晶體構成，因此更易於進行電壓的分配方面的設計。
[0221]在上述各種變形例中，由於可向NMOS電晶體MN62供給適當的偏壓，所以可使用較低耐壓的電晶體而獲得高可靠性的電路。
[0222](第5實施方式)
[0223]接下來說明差動輸出電路的其他實施方式。圖23所示的是第5實施方式中相關的差動輸出電路的電路圖。圖23中，與圖5相同的符號表示同一內容，所以在此不再進行重複說明。圖23所示的差動輸出電路去掉了圖5中的分壓電路10、PMOS電晶體MP2以及電阻元件Rl5，且具有控制電路61、NM0S電晶體麗71及麗72、PMOS電晶體MP71?MP73、以及電阻元件R71及R72。
[0224]控制電路61為實施方式4中所說明的電路，即將信號CNT作為電源VDDM，並將圖15的負載電路64和電位緩和電路65之間的連接點分別連接到NMOS電晶體麗71及麗72各自的柵極上。另外，控制電路61也可為實施方式4中的控制電路61a?61e。
[0225]NMOS電晶體MN71 (MN72)將漏極與NMOS電晶體MN4 (MN3)的漏極連接，將背柵極及源極與NMOS電晶體MN4 (MN3)的柵極連接。
[0226]電阻元件R71 (R72)的一端與電源VDDM連接，另一端與NMOS電晶體MN4 (MN3)的柵極連接。
[0227]PMOS電晶體MP71?MP73分別將各自的漏極連接到NMOS電晶體麗2、麗1、麗5各自的柵極上，將各自的背柵極及源極連接到NMOS電晶體麗2、麗1、麗5各自的漏極上，將各自的柵極共同連接到電源VDDM上。
[0228]在上述結構的差動輸出電路中，如果向電源VDDM供給正常的電壓(如為1.8V)，則PMOS電晶體MP71?MP73為截止狀態。另外，還將電源VDDM(如為1.8V)作為信號CNT輸入控制電路61，所以，NMOS電晶體麗71及麗72各自的柵極幾乎都為接地電位而成為截止狀態。因此，經由電阻元件R71(R72)將電源VDDM作為偏壓輸入NMOS電晶體MN4(MN3)的柵極。另外，NMOS電晶體麗1、麗2、麗5具有將輸入信號IN及INB進行放大的差動對的作用。即，具有與第I實施方式的CML電路同樣的作用。
[0229]另一方面，在截斷電源VDDM(接地GND的電位變為0V)時，PMOS電晶體MP71?MP73為導通狀態。另外，將接地電位作為信號CNT輸入控制電路61，所以，NMOS電晶體麗71及麗72各自的柵極被作為輸出端子OUT及OUTB的電位的中間電位而成為導通狀態。因此，構成3段級聯的NMOS電晶體MN3 (MN4)、MNl (MN2)、MN5各自的柵極上被輸入偏壓而全部處於導通狀態，並且將施加到輸出端子OUT(OUTB)上的電壓進行3段分壓。通過此電路便可使用較低耐壓的電晶體而獲得高可靠性的電路。
[0230]圖24所示的是第5實施方式中相關的差動輸出電路的變形例的電路圖。圖24中，與圖23相同的符號表示同一內容，所以在此不再進行重複說明。圖24所示的差動輸出電路是用來替換圖23中的PMOS電晶體MP71?MP73，且分別具有電阻元件R73?R75。
[0231 ] 在上述結構的差動輸出電路中，通過將電阻元件R73?R75的電阻值充分提高，在向電源VDDM供給正常電壓(如為1.8V)的情況下，具有與圖23同樣的作用。
[0232]另外，在截斷電源VDDM(變為0V)時，NMOS電晶體麗71及麗72為導通狀態。而且，NMOS電晶體麗1、麗2、麗5分別經由電阻元件R74、R73、R75而向各自的柵極供給偏壓。因此，構成3段級聯的NMOS電晶體MN3 (MN4)、MN1 (MN2)、MN5為導通狀態，並具有圖23同樣的作用。
[0233]另外，本實施方式中當然也可適用第I實施方式中公示的阱的隔離或AC耦合等各種變形例。理由在此不再贅述。
[0234]以上說明的各實施方式中相關的差動輸出電路最適合於使DVI (Digital VisualInterface,數字視頻接口)、HDMI (High Definition Multimedia Interface,高清晰多媒體接口)等實現高速化及低功耗化的目的。
[0235]以上根據實施方式具體地說明了本案發明人所作的發明，但是本發明並不受到所述實施方式的限定，在不超出其要旨的範圍內能夠進行種種變更，在此無需贅言。
[0236]本專利說明書引用了上述各專利文獻中所公開的內容，在本說明書中所公開的內容(包括權利要求書中所公開的內容)的範圍內，根據其基本的技術思想，還可對實施方式及實施例進行更改或者調整。另外，還可將權利要求書所公開的各要素(權利要求書中的各要素、實施例的各要素以及圖面中的各要素等)進行多種組合或進行篩選。即，在不超出權利要求書所公開的內容以及技術思想的範圍內，還可進行各變形及修正，在此無需贅言。
【權利要求】
1.一種差動輸出電路，其特徵在於，具有: 差動對，所述差動對包括分別接收互為反相的輸入信號的第I電晶體及第2電晶體； 第3電晶體及第4電晶體，所述第3電晶體及第4電晶體分別與所述第I電晶體及第2電晶體級聯連接，且與所述第I電晶體及第2電晶體導電型相同； 第I輸出端子及第2輸出端子，所述第I輸出端子及第2輸出端子分別與所述第3電晶體及第4電晶體的漏極連接； 分壓電路，所述分壓電路將所述第I輸出端子及第2輸出端子各自電位的中間電位進行分壓後供給至所述第3電晶體及第4電晶體的柵極。
2.如權利要求1所述的差動輸出電路，其特徵在於， 所述分壓電路構成為，在所述第I輸出端子及第2輸出端子的任一方的電位處於規定範圍內時改變分壓比。
3.如權利要求1所述的差動輸出電路，其特徵在於，還具有: 2個緩衝電路，所述2個緩衝電路分別將2個所述輸入信號供給至所述第I電晶體及第2電晶體各自的柵極； 電源供給電路，所述電源供給電路將第I電源電壓降壓後作為第2電源電壓供給至所述2個緩衝電路。
4.如權利要求3所述的差動輸出電路，其特徵在於， 所述分壓電路構成為，在所述第2電源電壓處於規定範圍內時改變分壓比。
5.如權利要求3所述的差動輸出電路，其特徵在於， 構成所述差動對的電流源在所述第I電源電壓處於規定範圍內時被激活。
6.如權利要求5所述的差動輸出電路，其特徵在於， 所述電流源在所述電源供給電路未輸出所述第2電源電壓時不被激活。
7.如權利要求3所述的差動輸出電路，其特徵在於， 所述2個緩衝電路分別與所述第I電晶體及第2電晶體各自的柵極AC耦合，由此，向所述第I電晶體及第2電晶體各自的柵極供給偏移了所述第2電源電壓量的輸入信號。
8.一種半導體器件，其特徵在於，具有: 第I電晶體及第2電晶體，所述第I電晶體及第2電晶體分別接收互為反相的輸入信號; 電流源，所述電流源連接所述第I電晶體及第2電晶體的源極而供所述第I電晶體及第2電晶體共用； 第3電晶體及第4電晶體，所述第3電晶體及第4電晶體分別與所述第I電晶體及第2電晶體級聯連接，且與所述第I電晶體及第2電晶體導電型相同； 第I輸出端子及第2輸出端子，所述第I輸出端子及第2輸出端子分別與所述第3電晶體及第4電晶體的漏極連接； 隔離用阱，所述隔離 用阱配置在形成有所述第I電晶體至第4電晶體的擴散區域的下部，被供給所述第I輸出端子及第2輸出端子各自電位的中間電位，且與所述第I電晶體至第4電晶體導電型相同。
9.如權利要求8所述的半導體器件，其特徵在於， 所述隔離用阱將形成有所述第I電晶體及第2電晶體的第I阱和形成有所述第3電晶體及第4電晶體的第2阱隔離。
10.如權利要求9所述的半導體器件，其特徵在於， 還具有第I電阻元件，所述第I電阻元件連接在所述第I阱與第2阱之間。
11.如權利要求10所述的半導體器件，其特徵在於， 還具有第2電阻元件及第3電阻元件，所述第2電阻元件及第3電阻元件連接在所述第2阱與所述第3電晶體及第4電晶體各自的源極之間。
12.如權利要求8或11所述的半導體器件，其特徵在於， 還具有分壓電路，所述分壓電路將所述中間電位分壓後供給至所述第3電晶體及第4電晶體的柵極。
13.—種差動輸出電路，其特徵在於，具有: 2個輸出端子； 驅動所述2個輸出端子的漏極開路的CML電路； 接收檢測電路，所述接收檢測電路構成為，包含多個級聯電晶體，且所述接收檢測電路的一端接收所述2個輸出端子各自電位的中間電位； 分壓電路，所述分壓電路將所述2個輸出端子各自電位的中間電位進行分壓並輸出，所述多個級聯電晶體 中的接地側電晶體在柵極接收用於控制是否進行接收檢測的檢測允許信號，並且，從源極輸出接收檢測信號，所述多個級聯電晶體中的其他電晶體在柵極接收所述分壓電路的輸出電壓。
14.如權利要求13所述的差動輸出電路，其特徵在於， 所述分壓電路構成為，在所述2個輸出端子的任一方的電位處於規定範圍內時改變分壓比。
15.—種差動輸出電路，其特徵在於，具有: 2個輸出端子； 驅動所述2個輸出端子的漏極開路的CML電路； 2個靜電保護電路，所述2個靜電保護電路構成為，包含多個級聯電晶體，且分別連接在所述2個輸出端子與接地之間；以及 分壓電路，所述分壓電路將所述2個輸出端子各自電位的中間電位進行分壓並輸出；其中，所述多個級聯電晶體中的接地側電晶體的柵極接地，所述多個級聯電晶體中的其他電晶體在柵極接收將所述分壓電路的輸出電壓分壓後的電位。
16.如權利要求15所述的差動輸出電路，其特徵在於， 所述靜電保護電路包括連接在所述輸出端子與接地之間的晶閘管，根據所述級聯電晶體中的距接地側最遠側的電晶體的漏極電壓來控制所述晶閘管的導通和截止。
17.如權利要求15所述的差動輸出電路，其特徵在於， 所述分壓電路構成為，在所述2個輸出端子的任一方的電位處於規定範圍內時改變分壓比。
18.—種差動輸出電路，其特徵在於，具有: 2個輸出端子； 驅動所述2個輸出端子的漏極開路的CML電路； 終端電路，所述終端電路連接在所述2個輸出端子之間，且由終端電阻及開關元件的串聯電路構成；以及 控制電路，所述控制電路包括將所述2個輸出端子各自電位的中間電位作為電源的多個級聯電晶體，所述多個級聯電晶體中的接地側電晶體在柵極接收所述開關元件的導通截止的控制信號，所述多個級聯電晶體中的其他電晶體在柵極接收將所述2個輸出端子各自電位的中間電位分壓後的電位，根據所述其他電晶體中的距接地側最遠側的電晶體的漏極電壓來控制所述開關元件的導通和截止。
19.如權利要求18所述的差動輸出電路，其特徵在於， 所述控制電路具有: 獲取所述中間電位並輸出的電源供給電路； 負載電路，所述負載電路的一端連接於所述電源供給電路的輸出端，所述負載電路的另一端連接於所述開關元件的控制端；以及 分壓電路，所述分壓電路將所述負載電路的一端或另一端的電位分壓並輸出； 其中，所述多個級聯電晶體的一端與所述負載電路的另一端連接，所述多個級聯電晶體的另一端接地，其他電晶體在柵極接收所述分壓電路的輸出信號。
20.如權利要求19所述的差動輸出電路，其特徵在於，還具有: 電位緩和電路，所述電位緩和電路在所述多個級聯電晶體的一端與所述負載電路的另一端之間產生電位差。
21.如權利要求18所述的差動輸出電路，其特徵在於， 所述開關元件由背柵極被供給所述中間電位的MOS電晶體構成。
22.—種差動輸出電路，其特徵在於，具有: 差動對，所述差動對包括分別接收互為反相的輸入信號的第I電晶體及第2電晶體；第3電晶體及第4電晶體，所述第3電晶體及第4電晶體分別與所述第I電晶體及第2電晶體級聯連接，且與所述第I電晶體及第2電晶體導電型相同； 第5電晶體，所述第5電晶體構成所述差動對中的電流源，且與所述第I電晶體及第2電晶體導電型相同； 第I輸出端子及第2輸出端子，所述第I輸出端子及第2輸出端子分別與所述第3電晶體及第4電晶體的漏極連接； 第I導通元件至第5導通元件，所述第I導通元件至第5導通元件以能夠導通的方式將所述第I電晶體至第5電晶體各自的柵極與漏極之間連接起來； 2個緩衝電路，所述2個緩衝電路分別將2個所述輸入信號供給到所述第I電晶體及第2電晶體各自的柵極； 電源供給電路，所述電源供給電路將第I電源電壓降壓後作為第2電源電壓供給到所述2個緩衝電路， 其中，所述第I導通元件至第5導通元件至少在未供給所述第I電源電壓時處於導通狀態。
23.如權利要求22所述的差動輸出電路，其特徵在於， 還具有控制電路， 所述控制電路包括將所述2個輸出端子各自電位的中間電位作為電源的多個級聯電晶體，所述多個級聯電晶體中的接地側電晶體在柵極接收所述第I電源電壓，所述多個級聯電晶體中的其他電晶體在柵極接收將所述2個輸出端子各自電位的中間電位分壓後的電位，所述控制電路根據所述其他電晶體中的距接地側最遠側的電晶體的漏極電壓來控制所述第I導通元件及第2導通元件的導通狀態。
24.如權利要求23所述的差動輸出電路，其特徵在於， 具有第1電阻元件及第2電阻元件，所述第I電阻元件及第2電阻元件連接在所述第3電晶體及第4電晶體各自的柵極與所述第I電源電壓之間， 所述第I導通元件至第5導通元件分別由在未供給所述第I電源電壓時導通的MOS電晶體構成。
25.如權利要求23所述的差動輸出電路，其特徵在於， 具有第I電阻元件及第2電阻元件，所述第I電阻元件及第2電阻元件連接在所述第3電晶體及第4電晶體各自的柵極與所述第I電源電壓之間， 所述第3導通元件及第4導通元件分別由在未供給所述第I電源電壓時導通的MOS電晶體構成， 所述第I導通元件、第2導通元件及第5導通元件分別由電阻元件構成。
【文檔編號】H03F3/45GK103684294SQ201310364400
【公開日】2014年3月26日 申請日期:2013年8月19日 優先權日:2012年9月4日
【發明者】三石昌史, 光明雅泰, 砂入崇二 申請人:瑞薩電子株式會社