非易失性存儲器件和系統及非易失性存儲器件編程方法

2023-05-03 13:42:36

專利名稱：非易失性存儲器件和系統及非易失性存儲器件編程方法
非易失性存儲器件和系統及非易失性存儲器件編程方法技術領域
本文描述的本發明構思涉及非易失性存儲器件和操作該非易失性存儲器件的方 法，更具體地，涉及具有糾錯編碼(ECC)功能的非易失性閃速存儲器件和操作具有ECC功能 的閃速存儲器件的方法。
背景技術：
圖1示意地示出了 NAND閃速存儲單元陣列的存儲塊BLKl的示例，在所述NAND閃 速存儲單元陣列中，多個非易失性存儲單元耦接在字線WXO:31>和位線BL的各個交 叉處。存儲單元串聯連接到位線BLl之一以定義存儲單元「串」，每條串共同連接到公共源 極線CSL。而且，每條串在其相對端包括地選擇線GSL電晶體和串選擇線SSL電晶體。每條 字線WL的存儲單元中存儲的數據組成一頁數據1111。如本文中後面討論的，在多電平單元 (MLC)存儲器件的情況下，每條字線WL存儲多頁數據。
圖2是示意性圖示非易失性存儲器件的示例的方框圖。如所示，非易失性存儲器 1100包括非易失性存儲單元陣列1110、地址解碼器1130、數據輸入/輸出(I/O)電路1120 以及控制邏輯和高壓生成器1140。地址解碼器1130響應於控制邏輯和高壓生成器1130而 解碼讀/寫地址ADDR並且將編程/讀電壓等施加到非易失性存儲單元陣列1110的被選擇 的尋址字線WL。數據I/O電路1120也響應於控制邏輯和高壓生成器1130，並且包括例如 位線BL選擇電路、寫驅動器和與數據的輸入和輸出(DATA)相關的讀電路。控制邏輯和高 壓生成器控制非易失性存儲器1100的整體操作，並且生成在編程存儲單元陣列1110的存 儲單元中所需的相對高壓。存儲單元陣列1110包括多個存儲塊BLK，例如圖1中所示 的存儲塊BLKl。
多電平單元(MLC)存儲器件的特徵在於在每一個單個存儲單元中編程兩個(2)或 多個位的存儲數據。在N位MLC閃速存儲器件(其中N為正整數)的情況下，這通過將每 個存儲單元的閾值電壓設定(例如通過福勒-諾德海姆O^owler-Nordheim)隧道)在 閾值分布之一內來實現。
圖3圖示了 2位MLC閃速存儲器件的示例中的閾值電壓分布。如所示，每個存儲單 元的閾值電壓被設定為四個閾值電壓分布狀態中的一個，即，擦除狀態E、或編程狀態P1、 P2和P3之一。還如所示，閾值電壓分布狀態E、PU P2和P3被分別分配所存儲的數據位 「11」、「10」、「00」 禾口 「01」。
通常，MLC存儲單元的每一位具有單獨的頁地址。例如，在2位MLC存儲單元中， 字線的單元的所存儲的最低有效位(LSB)組成第一頁數據，字線的單元的所存儲的最高有 效位(MSB)組成第二頁數據。因此，與給定字線連接的N位MLC存儲單元(其中N是2或 者更大)存儲N頁數據。
MLC存儲器件已經應較高集成度的要求而發展。但是，從圖2中顯而易見，MLC 存儲單元的閾值電壓分布之間的間隙隨著位數(N)的增加而減小，這對讀出裕度(read margins)會有負面影響。同樣地，在主機與閃速存儲器件之間接口連接的存儲器控制器可4配備有糾錯碼(ECC)電路，該糾錯碼電路被配置成檢測並校正從MLC存儲單元讀出的數據 中的錯誤。錯誤概率與每個存儲單元中存儲的數據位的數量成比例地增加，因此，在MLC存 儲器件中，投入到ECC電路的複雜度、大小和操作時間的資源可能明顯增加。發明內容
根據本發明構思的一方面，提供了一種非易失性存儲器，包括多個N位多電平單 元(MLC)存儲單元和控制器。所述多個N位MLC存儲單元用於存儲N頁數據，每個MLC存 儲單元可編程為2N個閾值電壓分布中的任一個，其中N是正數。所述控制器被配置成將N 頁數據編程到MLC存儲單元，並且進行部分插入(interleave)處理，在所述部分插入處理 中N頁數據被劃分為M個頁組，其中M是正數且每個頁組包括N頁數據中的至少之一，並且 其中M個頁組中的每一個被應用於糾錯碼(ECC)電路以對相應M個頁組生成奇偶校驗位， 其中M個組中的每組內的頁當中的誤碼率(BER)被所述部分插入處理均衡。
根據本發明構思的另一方面，提供了一種在非易失性存儲器中設定閾值電壓分布 的方法。所述非易失性存儲器包括N位多電平單元(MLC)存儲單元，用於存儲N頁數據，每 個N位MLC存儲單元可編程為2n個閾值電壓分布中的任一個，所述方法將N頁劃分為M個 頁組，並且設定與所述閾值電壓分布相關的2N-1個檢驗電壓以便均衡所述M個頁組的 平均誤碼率(BER)。
根據本發明構思的又一方面，提供了一種存儲系統，包括非易失性存儲器和存儲 器控制器。所述非易失性存儲器包括控制邏輯、地址解碼器和存儲單元陣列。所述存儲單 元陣列包括N位多電平單元(MLC)存儲單元的行和列，其中MLC存儲單元的每一行被配置 成存儲N頁數據。所述存儲器控制器包括用於與外部設備接口連接的主機接口、用於與非 易失性存儲器接口連接的存儲器接口、中央處理單元、緩衝存儲器和糾錯碼(ECC)電路。所 述存儲器控制器被配置成進行部分插入處理，在所述部分插入處理中N頁數據被劃分為M 個頁組，其中M是正數，並且其中每個頁組包括所述N頁數據中的至少之一，並且M個頁組 中的每一個被應用於所述ECC電路以對相應M個頁組生成奇偶校驗位，其中M個組中的每 組內的頁當中的誤碼率(BER)被所述部分插入處理均衡。


通過下面參考附圖的詳細描述，本發明構思的以上和其它方面將變得容易理解， 其中
圖1是非易失性存儲器陣列的示意圖2是圖示多電平單元(MLC)閃速存儲器件的方框示意圖3是用於描述多電平單元(MLC)閃速存儲器件的閾值電壓分布圖4是根據本發明構思的實施例的存儲器控制器的方框圖5是用於描述MLC閃速存儲器件中的誤碼率(BER)的閾值電壓分布圖6是圖示2位MLC閃速存儲器件的頁的相關BER的表格；
圖7是4位MLC閃速存儲器件的閾值電壓圖8是圖示4位MLC閃速存儲器件的頁的相關BER的表格；
圖9和圖10是用於描述可利用來減小BER不均衡性的插入操作的圖11到圖14是用於描述移動閾值電壓分布以便減小BER不均衡性的圖15和圖16是根據本發明構思的實施例的、用於描述減小BER不均衡性的部分 插入方案的圖17是根據本發明構思的實施例的、用於描述移動閾值電壓分布以減小BER不均 衡性的圖18是根據本發明構思的實施例的、用於描述減小BER不均衡性的方法的流程 圖19和圖20是圖示根據本發明構思的實施例的存儲卡和存儲卡系統的圖21和圖22是圖示根據本發明構思的實施例的計算機系統和存儲器控制器的 圖；和
圖23是圖示根據本發明構思的實施例的計算系統的圖。
具體實施方式
下面參考附圖來描述本發明構思的各個示例實施例，其中相似的參考數字用於指 示相似或類似的元件。然而，本發明構思可以被實施為許多不同的形式，並且不應當被理解 為限於本文闡述的實施例。
為了便於理解，可以使用大量非限制的描述性術語，但是不意欲限定本發明構思 的範圍。例如，儘管術語「第一」、「第二」等在本文可以用來描述各種元件，但是這些元件不 應該被這些術語限制。這些術語僅僅用於區分各個元件彼此。例如，第一元件可以被稱為第 二元件，類似地，第二元件可以被稱為第一元件，而不會脫離或限制本發明構思的範圍。同 樣，詞語「上方」、「下方」、「上面」、「下面」等是相對術語，不意欲將本發明構思限制為特定的 器件方位。本文使用的術語「和/或」包括相關列出的項中的一個或多個的任意和所有組I=I O
應當理解，當元件被稱為「連接」或「耦接」到另一個元件時，它可以直接連接或耦 接到該另一個元件，或者可以存在插入元件。相反，當元件被稱為「直接連接」或「直接耦接」 到另一個元件時，不存在插入的元件。用於描述元件之間的關係的其它詞語應當按照類似 的方式來解釋(例如，「在...之間」對「直接在...之間」，「相鄰」對「直接相鄰」，等等)。
這裡使用的術語用於描述特定實施例的目的，而不意欲限制本發明。這裡使用的 單數形式「一」、「一個」和「該」意欲也包括複數形式，除非上下文明顯指示。還應該理解，這 裡使用的術語「包括」、「包括的」、「包含」和/或「包含的」指定所述特徵、整數、步驟、操作、 元件和/或組件的存在，但是不排除一個或多個其它特徵、整數、步驟、操作、元件、組件和/ 或它們的組合的存在或添加。
除非另外定義，否則這裡使用的所有術語(包括技術和科學術語)具有本發明所 屬的領域的普通技術人員所通常理解的含義。還應當理解，諸如在通常使用的詞典中定義 的那些術語應當被解釋為具有與相關領域的背景下的含義一致的含義，並且不會被在理想 化或過度形式的意義上解釋，除非這裡明確說明。
圖4是可利用來實現本發明構思的實施例的存儲系統1000的方框圖。存儲系統 1000可以例如是多媒體卡(MMC)卡、安全數字(SD)卡、微SD卡、存儲棒、ID卡、PCMCIA卡、 晶片卡、USB卡、智慧卡和緻密閃速(CF)卡。
存儲系統1000包括非易失性存儲器件1100和存儲器控制器1200。在這個示例 中，非易失性存儲器件1100是具有諸如上述圖2中描述的MLC存儲單元的閃速存儲器。
存儲器控制器1200被配置成經由閃速接口(I/F) 1210控制非易失性存儲器件 1100。而且，存儲器控制器1200使用各種接口協議中的任一種經由主機I/F 1220與外部 設備(例如主機設備)通信，所述接口協議的示例例如通用串行總線(USB)協議、多媒體卡 (MMC)協議、外圍設備互連(PCI)協議、高速PCI (PCI-E)協議、高級技術附件(ATA)協議、串 行ATA協議、並行ATA協議、小型計算機系統接口(SCSI)協議、增強小型磁碟接口(ESDI) 協議、集成驅動器電子電路(IDE)協議和E-IDE協議。
存儲器控制器1200的緩衝存儲器1250用作輸入/輸出緩衝器，其臨時存儲將被 寫入閃速存儲器1100的數據(「寫數據」)和將從閃速存儲器1100讀出的數據(「讀數 據」)。通常，主機設備的總線協議(例如SATA或SAQ的數據傳輸率比往返閃速存儲器1100 的數據傳輸率高得多。緩衝存儲器1250被提供來容納和管理數據傳輸率的這種差別。
存儲器控制器1200的糾錯碼(ECC)塊1230檢測並校正從非易失性存儲器件1100 讀出的數據讀錯誤。各種ECC協議為本領域中已知，並且本發明構思不限於這一方面。通 常，ECC塊可以用來基於寫數據的位邏輯狀態而生成奇偶校驗位，並且將那些奇偶校驗位與 閃速存儲器1100中的寫入的數據相關聯。然後，在讀操作中，奇偶校驗位在當從閃速存儲 器1100中讀出數據時被利用來檢測數據中的錯誤。
存儲器控制器1200的中央處理單元(CPU) 1240控制對由存儲器控制器1200執行 的數據交換的整體操作。儘管未示出，對於本領域的普通技術人員明顯的是，存儲器控制器 可被進一步提供有其它組件，例如存儲用於與主機設備接口連接的編碼數據的R0M(未示 出)。而且，存儲器控制器1200可配備有多個CPU以允許多任務和高速並行處理。
現在注意圖5和圖6，圖5和圖6用於解釋與2位MLC閃速存儲器相關聯的誤碼 率。圖5描繪了 2位閃速存儲單元的電壓分布(單元數相對於閾值電壓Vth)。如所示，電 壓分布包括擦除狀態E、以及編程狀態P1、P2和P3。在圖5所示的示例中，2位邏輯值(即， 2位數據)11、10、00、01被分配給各個電壓分布E、P1、P2、P3。
在MLC閃速存儲器中，每存儲單元的每位數據構成一邏輯頁數據。在2位MLC的 情況下，存儲數據的最低有效位LSB可以是第一頁數據，並且存儲數據的最高有效位MSB可 以是第二頁數據。這如圖6中所示。在實際真實世界的閃速存儲器件中，閾值電壓分布不 是理想的，如上面圖3中所示，而是每個閾值分布的一部分與相鄰閾值電壓分布重疊。這在 圖5中表示為分布狀態E和Pl的重疊區域901、分布狀態Pl和P2的重疊區域902、以及分 布狀態P2和P3的重疊區域903。在讀第一(LSB)數據頁時，施加讀電壓，該讀電壓居中位 於分布狀態Pl和P2的電壓之間。然而，具有在重疊部分902內的閾值電壓的存儲單元可 能被不正確地讀出。這是因為閾值電壓分布Pl的存儲單元可能被不正確地檢測為具有在 讀電壓之上的閾值電壓，並且閾值電壓分布2的存儲單元可能被不正確地檢測為具有讀電 壓以下的閾值電壓。
參考圖6的表格，2位數據的最低有效位LSB (即頁1)對於各個電壓分布E、Pl、 P2、P3是1、1、0、0，並且2位數據的最高有效位MSB(即頁2、對於各個電壓分布E、PI、P2、 P3是1、0、0、1。每一頁的規格化誤碼率(BER)由閾值電壓分布當中的1-0或0-1位轉變 的數量(即，讀操作的數量)定義。在圖6的示例中，頁1具有一個這樣的轉變(從Pl到P2)，因此頁1具有1的規格化BER。頁2具有兩個這樣的轉變(從E到P1、和從P2到P3)， 因此頁2具有2的規格化BER。
現在將參考圖7和圖8來描述4位閃速存儲器的BER。
圖7示意性圖示了 4位閃速存儲單元的理想閾值電壓分布。如所示，電壓分布包 括擦除狀態E和編程狀態Pl P15。圖7也圖示了在閃速存儲單元的讀操作中施加的讀電 壓Rl R15。
圖8圖示了分配給圖7的擦除狀態E和編程狀態Pl P15的每一狀態的4位邏輯 值。在讀第一頁數據(頁1)時，存在單個位轉變，並且執行在R8處的單次讀。因此，規格 化BER是1。在讀頁2時，存在兩個位轉變，執行在R4和R12處的兩次讀，並且規格化BER 是2。在讀頁3時，存在四個位轉變，執行在R2、R6、R10和R14處的四次讀，並且規格化BER 是4。最後，在讀頁4時，存在八個位轉變，執行在Rl、R3、R5、R7、R9、RlU R13和R15處的 八次讀，並且規格化BER是8。
如上所述，BER與MLC閃速存儲器件的位數(即，每字線的頁)不相稱地增加。實 際上，如可從上面給出的示例看出，對於N位MLC存儲器件，每頁的BER等於2n_\其中η表 示從1到N的頁數。對於最差情況BER必須配置存儲器控制器的ECC電路(例如，圖4的 ECC塊1230)。在圖7和圖8的4位MLC閃速存儲器的情況下，這意味著設計BER為8的 ECC電路，儘管頁1 3具有少於8的BER。與每位線的頁數相關的BER的不均衡的增加可 能要求ECC容量的額外擴大。
圖9和圖10是用於描述現有的插入技術的圖，該插入技術可被用來減小MLC閃速 存儲器件的最差情況BER。
在4位MCL閃速存儲器的示例中，該技術的特徵在於在(例如，從主機)加載到緩 衝存儲器1251的每個扇區內插入四(4)頁數據(頁1 4)。此處，緩衝存儲器包括八個 扇區SCTl SCT8。緩衝存儲器1252的每個扇區被插入的數據用作施加到ECC電路1231 的扇區數據Sl S8，並且ECC電路1231基於所插入的數據生成奇偶校驗位。該奇偶校驗 位隨後被存儲在閃速存儲器1100的備用(spare)存儲區中以便與其中存儲的頁數據1111 相關聯。當讀取該數據時，ECC 1231基於奇偶校驗位執行物理頁的糾錯。以這種方式，數 據頁總是具有相同的BER。也就是，在4位閃速存儲器件的情況下，BER是(1+2+4+8)/4 = 3. 75。
儘管上面示例的插入技術將最差情況BER從8有效地減少到3. 75，但是對於其實 施需要相當多的緩衝存儲器1252資源。這至少部分因為所有四(4)頁數據必須作為一個 扇區被加載到緩衝存儲器1251。例如，在每頁能夠存儲512位的情況下，可以分配2KB的扇 區，並且大容量的緩衝存儲器1251變得必需。
接著結合圖11到圖14來描述用於均衡BER不均衡性的另一種技術。該技術涉及 2008年4月16日提交的共同轉讓的美國非臨時申請no. 12/081,453的公開。
參考圖11，該技術涉及移動閾值電壓分布之間的間隙，以致在對低BER頁的轉變 處的重疊相對於在高BER頁的轉變處的分布重疊增加。例如，在圖11中，對於2位MLC閃 速存儲器件，示出了閾值電壓分布E、PU P2和P3。在圖5的先前示例中，佔據相同面積的 每個重疊區域901、902和903，即，與每個重疊區域相關聯的BER是相同的。相反，圖11的 重疊區域90 佔據了重疊區域901a和903a中每一個的面積的兩倍。因此，與重疊區域902a相關聯的BER是與重疊區域901a和903a中每一個相關聯的BER的兩倍。此處注意， 面積901 903的總和假設等於面積901a 903a的總和，因此兩頁組合起來的總BER相 同。然而，每頁的BER是相同的，因為第一頁包括在P1/P2處的單次讀出，第二頁包括在E/ Pl和P2/P3處的兩次讀出。以這種方式，與圖5相比，最差情況的BER減小到初始平均BER， 即，(1+2)/2 = 1. 5。
圖12是描述在4位MLC閃速存儲器件的情況下閾值電壓Vt分布調節的圖。如所 示，閾值電壓Vt分布P7和P8之間的間隙(即，頁1讀轉變)被調節使得BER (重疊面積) 是E與Pl之間的間隙、P2與P3之間的間隙、P4與P5之間、P6與P7之間的間隙、P8與P9 之間的間隙、PlO與Pll之間的間隙、P12與P13之間的間隙、P14與P15(即頁4讀轉變) 之間的間隙的BER的八倍。而且，如所示，與頁1轉變相關聯的間隙是與頁2轉變相關聯的 間隙的兩倍，且是與頁3轉變相關聯的間隙的四倍。以這種方式，與圖8相比，最差情況BER 減小到初始平均BER，即，(1+2+3+4) =3.75。
通過在編程操作期間設定讀檢驗電壓可以實現調節閾值電壓Vt分布之間的間隙 (BER) 0這在圖13和圖14中通過舉例示出。
參考圖13，通過利用讀檢驗電壓F7和F8進行編程操作，將導致通常放置的閾值 電壓分布P7和P8。為了減小閾值電壓分布P7和P8之間的間隙(增加BER)。可以將讀檢 驗電壓F7增加A至新的讀檢驗電壓F7』，並且讀檢驗電壓F8可減小A到新的讀檢驗電壓 F8，。以這種方式，P7/P8轉變處的BER增加。
圖14是示出P3/P4轉變和P11/P12轉變處的間隙調節的類似圖。通常放置的閾 值電壓分布P3和P4將導致利用讀檢驗電壓F3和F4進行編程操作。為了減小閾值電壓分 布P3和P4之間的間隙(增加BER)，讀檢驗電壓F3可以增加Bl到新的讀檢驗電壓F3』， 並且讀檢驗電壓F4可以減小Bl到新的讀檢驗電壓F4』。以這種方式，P3/P4轉變處的BER 增加。通常放置的閾值電壓分布Pll和P12將導致利用讀檢驗電壓Fll和F12進行編程操 作。為了減小閾值電壓分布Pll和P12之間的間隙(增加BER)，讀檢驗電壓Fll可以增加 B2到新的讀檢驗電壓FIT，並且讀檢驗電壓F12可以減小B2到新的讀檢驗電壓F12』。以 這種方式，P11/P12轉變處的BER增加。此處，A>B 1和A>B2。因此，P7/P8轉變處的 BER的增加比P3/P4和P11/P12轉變處的BER的增加大。
以類似的方式，讀檢驗電壓可被設定為降低在P1/P2、P5/P6、P9/P10和P13/P14 轉變處的 BER，並且進一步降低在 E/Pl、P2/P3、P4/P5、P6/P7、P8/P9、P10/P11、P12/P13 和 P14/P15轉變處的BER。
現在將參考圖15到圖18來描述本發明構思的實施例。在以下實施例中，N位MLC 存儲單元被提供用於存儲N頁數據。該N頁數據被劃分為M個頁組，其中M個頁組中的每 一個包括N頁中的至少一頁。在以下示例中，M個頁組中的每一個包括N/M個頁。在部分 插入處理中，每組的頁數據被插入以生成在糾錯碼(ECC)處理中施加的扇區數據，以便對 每組生成奇偶校驗位，從而均衡每組內的頁的誤碼率(BER)(或者降低BER的不均衡性)。 而且，執行電壓閾值Vt分布的調節以便均衡M個頁組的BER(或者降低BER的不均衡性)。 下面在N = 4和M = 2的情況下描述實施例的特定示例，但是本發明構思不限於此。
首先參考圖15和圖16，本實施例的示例的特徵是執行本發明構思的部分插入技 術。
在圖示的4位MLC閃速存儲器件的示例中，該實施例的特徵在於在緩衝存儲器 1252的一些扇區(例如扇區SCTl SCT4)中插入2頁(例如頁1和2)，並且在緩衝存儲 器1252的其它扇區(例如扇區SCT5 SCT8)中插入另外2頁(例如頁3和4)。緩衝存 儲器1252的每個扇區SCTl SCT4的插入數據被利用為施加到ECC電路1232的扇區數據 Sl S4,並且ECC電路1232基於插入的頁1/頁2數據生成第一奇偶校驗位。然後第一 奇偶校驗位被存儲在閃速存儲器1100的備用存儲區中，以便與其中存儲的頁1和頁2數據 1111相關聯。相似地，緩衝存儲器1252的每個扇區SCT5 SCT8的插入數據被利用為施加 到ECC電路1232的扇區數據S5 S8，並且ECC電路1232基於插入的頁3/頁4數據生成 第二奇偶校驗位。然後第二奇偶校驗位被存儲在閃速存儲器UOO的備用存儲區中，以便與 其中存儲的頁3和頁4數據1111相關聯。當讀出數據時，ECC基於第一奇偶校驗位和第二 奇偶校驗位來進行物理頁的糾錯。以這種方式，頁1數據和頁2數據具有相同的BER，並且 頁3和頁4數據具有相同的BER。也就是，在4位閃速存儲器件的情況下，頁1/頁2BER是 (1+2)/2 = L 5，而頁 3/頁 4BER 是(4+8) /2 = 6。
由於在上面實施例中每個扇區被加載兩( 頁數據，因此緩衝存儲器1232的容量 當與圖9和圖10的插入方案所需的容量相比能夠明顯地減少。而且，ECC電路1232的大 小也可以減小。再者，通過如下所述調節電壓閾值Vt分布，可以抵消(negate)頁1/2和頁 3/4之間的BER的不均衡性。接著參考圖17來對其進行描述。
在上面給出的示例中，插入的頁1和2具有1. 5的BER，以及插入的頁3和4具有 6的BER。對於頁1-2，這可被規格化為1的BER，對於頁3_4，這可被規格化為4的BER (即， 1 4的BER比率)。轉到圖17，通過先前描述的設定檢驗讀電壓，頁1/頁2轉變(P3/P4 和P7/P8和P11/P12)被調節成使得每次轉變處的BER比剩餘頁3/頁4轉變處的BER大四 (4)倍。換句話說，P3/P4和P7/P8和Pll/P12(第一頁組)處的BER增加，剩餘轉變(第 二頁組)處的BER減小，從而第一頁組頁1/頁2的BER與第二頁組頁3/頁4的BER相等。 在這個特殊示例中，每一頁組的規格化BER是(1+ /2 = 2. 5。
圖18是用於描述根據本發明構思的實施例的方法的流程圖。最初，如上所提議 的，N個物理頁數據被劃分為M頁組(SllO)。例如，四(4)個物理頁數據可被劃分為兩頁 (組)，其中每組包括兩(4/ 組。接著，進行部分插入方案(S120)，其中M組中的每一組 的頁被插入以生成在ECC處理中利用的扇區數據，從而減少或抵消每組內的頁之間的BER 的不均衡性。而且，閾值電壓Vt分布被設定用來減少或抵消M頁組之間的BER的不均衡性 (S130)。
因此，根據上述實施例，BER不均衡性可以通過在ECC期間進行部分插入處理，並 且通過基於該部分插入的數據調節閾值電壓Vt分布來抵消。在與先前描述的全插入處理 相比，該實施例實現了緩衝存儲器的容量減少，並且與先前描述的技術相比，簡化了閾值電 壓Vt分布的調節。
為了便於解釋，上面的討論展示了相關技術中的BER關係，其中第η頁的規格化 BER是2η，其中η等於0到(N-I)，並且N是總頁數。然而，由於操作和/或處理變化(例如 灼燒)，BER的該頁關係可能改變，並且可以相應地改變本文的實施例。例如，在2Ν-1個檢 驗電壓被均勻地分布的情況下估計N頁中每一頁的BER時，本發明構思的實施例包括確定 灼燒處理得到的期望變換以及相應地調節2Ν-1個檢驗電壓。而且，所述估計可以進一步包括確定從MLC存儲單元中存儲的數據的非隨機化得到的期望變化。又再者，具有較低閾值 電壓的編程狀態由於編程電荷幹擾可以顯現更寬的分布，這也會影響每一頁的BER。再者， 本文的實施例可被改變以考慮這些變化。
而且，上面的實施例意欲均衡每個頁組內的N/M頁的BER，和/或均衡M個頁組的 BER0將會理解，真實世界的設備中的BER的精確匹配是不可能的，並且術語「均衡」是指減 少BER不均衡性，使得BER值基本上與處理和操作變化的合理界限內的相同。
又再者，上面的描述說明了閾值電壓Vt分布可被調節或設定為減少M個頁組的 BER不均衡性。將會理解，這些閾值電壓Vt分布可以在產品發貨之前預先設定，或者相反在 發貨之後設定和/或調節。
圖19和圖20分別圖示了根據本發明構思實施例的SD存儲器的透視圖和存儲卡 系統的方框圖。存儲卡系統2000包括存儲卡2200(例如圖19中所示的SD存儲卡)和主 機2100。主機設備2100包括主機控制器2110和主機連接器(CNT) 2120。主機控制器2110 包括例如主CPU、DRAM、SRAM等，並且將命令(CMD)和時鐘信號(CLK)發送到存儲卡2200。 存儲卡包括非易失性存儲器2230、卡控制器2220和卡連接器(CNT) 2210。在操作時，存儲 卡2200可拆卸地連接到主機連接器2120以考慮主機設備2100與存儲卡2200之間的數據 (DAT)交換。而且，存儲器控制器2220根據本文中描述的一個或多個本發構思來配置。
圖21是根據本發明構思的實施例的另一存儲系統的方框圖。具體地，該示例的存 儲系統包括主機設備3100和固態驅動器(SSD) 3200。此處，主機設備3100和SSD 3200在 SSD 3200的信號端3231處交換信號，並且主機設備3100將電源信號PWR提供給SSD 3200 的輔助電源端3221。SSD 3200包括SSD控制器3210、輔助電源3220和多個存儲晶片組 3201 320n(NVM)，其中每個存儲晶片組3201 320η包括至少一個非易失性存儲晶片。 SSD控制器3210根據本文描述的本發明構思中的一個或多個而配置，並且經由相應多個通 道CHl CHn與存儲晶片組3201 320η通信。
圖22是根據本發明構思的實施例的圖21中所示的SSD控制器3200的方框圖。 本示例類似於圖4的存儲器控制器1200，除了存儲器控制器3210在多條信道CH1上 經由非易失性存儲器(NVM)接口 3211與非易失性存儲器3200的相應存儲晶片組3201 320η通信。優選地，數據在存儲晶片組中展開，例如，以便增加晶片組的可用使用期限。主 機I/F 3212、ECC塊3213、緩衝存儲器3215和CPU 3214與先前描述的圖4的相似名稱的元 件相同或相似，並且因此此處省略對其的詳細描述。在本實施例中，存儲器控制器3210實 現於SSD內，但是本發明構思不限於此。而且，CPU 3214可以包括多個中央處理單元，因此 允許多任務和/或並行處理。
圖23是根據本發明構思的實施例的計算系統的方框圖。計算系統4000的示例包 括行動裝置、個人計算機、數位相機、可攜式攝像機、行動電話、MP3播放器、可攜式多媒體播 放器(PMP)、個人數字助理(PDA)和高清晰度電視(HDTV)。本示例的計算系統4000包括中 央處理單元(CPU) 4300、用戶接口 4500、隨機存取存儲器(RAM) 4400、電源4200、輔助電源 4250和存儲系統4100。CPU 4300、用戶接口 4500、RAM 4400、電源4200、輔助電源4250和 總線系統的功能為本領域技術人員公知。存儲系統4100包括存儲器控制器4120和閃速存 儲器4110，並且可以對應於本文先前描述的任意存儲系統。再者，存儲器控制器4120根據 本文描述的本發明構思中的一個或多個而配置。
根據本發明構思中的一個或多個的MLC閃速存儲器可以位於各種不同的封裝類 型中的任何一個上或內。例如，根據本發明構思中的一個或多個的閃速存儲器件可以位於 層疊封裝(PoP)、球柵陣列(BGA)、晶片尺寸封裝(CSP)、塑料引線晶片載體(PLCC)、塑料雙 列直插式封裝(PDIP)、晶片中華夫封裝(Die in Waffle I^ack)、晶圓中管芯形式(Die in Wafer R)rm)、板上晶片(COB)、陶瓷雙列直插式封裝(CERDIP)、塑料四方扁平封裝(MQFP)、 薄型四方扁平封裝(TQFP)、小外形集成電路(SOIC)、收縮型小外形封裝(SSOP)、薄型小外 形封裝(TSOP)、薄型四方扁平封裝(TQFP)、系統級封裝(SIP)、多晶片封裝(MCP)、晶圓級制 作封裝(WFP)、晶圓級堆疊封裝(WSP)等等之上或之內。
儘管已經參考本發明構思的特定示範性實施例對本發明構思進行了特別圖示和 描述，但是應當理解，在不脫離所附權利要求書的精神和範圍的情況下，可以對本發明構思 做出形式和細節上的各種變化。
權利要求
1.一種非易失性存儲器，包括多個N位多電平單元(MLC)存儲單元，用於存儲N頁數據，每個MLC存儲單元可編程為 2N個閾值電壓分布中的任一個，其中N是正數；控制器，被配置成將所述N頁數據編程到所述MLC存儲單元，並且進行部分插入處理， 在所述部分插入處理中所述N頁數據被劃分為M個頁組，其中M是正數且其中每個頁組包 括所述N頁數據中的至少之一，並且其中所述M個頁組中的每一個被應用於糾錯碼(ECC) 電路以對相應M個頁組生成奇偶校驗位，其中M個組中的每組內的頁當中的誤碼率(BER) 被所述部分插入處理均衡。
2.如權利要求1所述的非易失性存儲器，其中所述閾值電壓分布在編程之前被設定， 從而所述M個頁組的BER被均衡。
3.如權利要求1所述的非易失性存儲器，還包括緩衝存儲器，其被配置成從外部設備 接收以扇區為單位的數據，其中通過所述M個頁組之一加載每個接收的扇區數據。
4.如權利要求2所述的非易失性存儲器，其中每個扇區的數據被作為扇區數據施加到 所述ECC電路。
5.如權利要求1所述的非易失性存儲器，其中每個頁組包括N/M頁數據。
6.如權利要求4所述的非易失性存儲器，還包括緩衝存儲器，其被配置成從外部設備 接收以扇區為單位的數據，其中每個接收的數據扇區包括N/M頁數據。
7.如權利要求1所述的非易失性存儲器，其中N至少為4，M至少為2。
8.如權利要求2所述的非易失性存儲器，其中在通過對所述2N個閾值電壓分布設定 2N-1個檢驗電壓進行編程之前設定所述2N個閾值電壓分布以均衡所述M個頁組的BER。
9.如權利要求1所述的非易失性存儲器，其中所述多個N位MLC存儲單元連接到非易 失性存儲單元陣列的相同字線。
10.如權利要求1所述的非易失性存儲器，其中所述N位MLC存儲單元通過福勒-諾德 海姆隧道編程。
11.一種在非易失性存儲器中設定閾值電壓分布的方法，所述非易失性存儲器包括N 位多電平單元(MLC)存儲單元，用於存儲N頁數據，其中N為正數，每個N位MLC存儲單元 可編程為閾值電壓分布中的任一個，所述方法包括將N頁劃分為M個頁組，其中M是正數；設定與所述閾值電壓分布相關的2n-1個檢驗電壓以便均衡所述M個頁組的平均 誤碼率(BER)。
12.如權利要求11所述的方法，還包括在所述2N-1個檢驗電壓被平均分布的情況下， 對所述N頁數據中的每一個預先估計BER ；和調節所述2N-1個檢驗電壓中的至少之一，以便均衡所述M個頁組的平均誤碼率(BER)。
13.如權利要求12所述的方法，其中所述估計包括確定由灼燒處理引起的所述 電壓分布中的至少之一的期望變化。
14.如權利要求12所述的方法，其中所述估計步驟包括確定由存儲在所述MLC存儲 單元中的數據的非隨機性引起的所述2N個電壓分布中的至少之一的期望變化。
15.如權利要求11所述的方法，其中N至少為4，M至少為2。
16.如權利要求11所述的方法，還包括使用所設定的2N-1個檢驗電壓將所述N頁數據編程到所述N位MLC存儲單元。
17.如權利要求16所述的方法，還包括進行部分插入處理，在所述部分插入處理中M 個頁組中的每一個被應用於糾錯碼(ECC)電路以生成相應M個頁組的奇偶校驗位，其中M 個組中的每組內的頁當中的誤碼率(BER)被所述部分插入處理均衡。
18.如權利要求16所述的方法，其中所述多個N位MLC存儲單元被連接到非易失性存 儲單元陣列的相同字線。
19.如權利要求15所述的方法，其中所述N位MLC存儲單元通過福勒-諾德海姆隧道 編程。
20.一種存儲系統，包括非易失性存儲器，其包括控制邏輯、地址解碼器和存儲單元陣列，所述存儲單元陣列包 括N位多電平單元(MLC)存儲單元的行和列，其中MLC存儲單元的每一行被配置成存儲N 頁數據；存儲器控制器，包括用於與外部設備接口連接的主機接口、用於與非易失性存儲器接 口連接的存儲器接口、中央處理單元、緩衝存儲器和糾錯碼(ECC)電路，所述存儲器控制器被配置成進行部分插入處理，在所述部分插入處理中N頁數據被劃 分為M個頁組，其中M是正數，並且其中每個頁組包括所述N頁數據中的至少之一，並且其 中M個頁組中的每一個被應用於所述ECC電路以生成相應M個頁組的奇偶校驗位，其中M 個組中的每組內的頁當中的誤碼率(BER)被所述部分插入處理均衡。
21.如權利要求20所述的存儲系統，其中所述N位MLC存儲單元的每一個可編程為2N 個閾值電壓分布中的任一個，並且其中所述閾值電壓分布在編程之前被設定，以便均衡所 述M個頁組的BER。
22.如權利要求20所述的存儲系統，還包括緩衝存儲器，其被配置成從外部設備接收 以扇區為單位的數據，其中通過所述M個頁組之一加載每個接收的扇區數據。
23.如權利要求20所述的存儲系統，其中所述N位MLC存儲單元通過福勒-諾德海姆 隧道編程。
24.如權利要求20所述的存儲系統，其中所述存儲系統是固態驅動器(SSD)，並且其中 所述非易失性存儲器包括多個非易失性存儲晶片和在所述存儲器控制器與所述非易失性 存儲晶片之間的多個數據通道。
25.如權利要求20所述的存儲系統，其中所述存儲系統是存儲卡。
全文摘要
一種非易失性存儲器包括多個N位多電平單元(MLC)存儲單元和控制器。所述多個N位MLC存儲單元用於存儲N頁數據，每個MLC存儲單元可編程為2N個閾值電壓分布中的任一個，其中N是正數。所述控制器被配置成將N頁數據編程到MLC存儲單元，並且進行部分插入處理，在所述部分插入處理中N頁數據被劃分為M個頁組，其中M是正數且每個頁組包括N頁數據中的至少之一，並且其中M頁組中的每一個被應用於糾錯碼(ECC)電路以對相應M個頁組生成奇偶校驗位，其中M個組中的每組內的頁當中的誤碼率(BER)被所述部分插入處理均衡。
文檔編號G11C16/02GK102034548SQ20101029775
公開日2011年4月27日 申請日期2010年9月21日 優先權日2009年9月25日
發明者尹翔鏞, 樸起臺, 郭俊榮, 韓真晚 申請人:三星電子株式會社