基於隔離方法的「軟錯誤」抑制電路的製作方法
2023-05-03 14:33:56 1
專利名稱：基於隔離方法的「軟錯誤」抑制電路的製作方法
技術領域：
「基於隔離方法的『軟錯誤』抑制電路結構」的應用領域是高可靠性的大規模集成電路設計。所提出的電路適合於需要工作在強輻射區的集成電路。它能夠以比較小的功耗、面積的代價，極大地抑制中子、阿爾法粒子、宇宙射線等輻射源照射到CMOS電晶體溝道時產生的瞬間電流。從而達到抑制「軟錯誤」的目的。
背景技術：
隨著CMOS工藝的特徵尺寸進入了100納米之後，集成在一塊晶片上的電晶體數量越來越多，同時在晶片上集成的SRAM，高速緩存器等存儲資源也越來越多。這時電路中出現「軟錯誤」的概率也越來越大。
「軟錯誤」(Soft Errors)是中子、阿爾法粒子等宇宙射線粒子打擊到CMOS電晶體溝道上時引發的一種電路功能暫時異常的現象。中子等基本粒子具有很高的能量，當它們打擊到CMOS溝道上時，會在溝道中激發大量的電子。如果溝道兩端有電勢差，這些電子就會向高電勢端移動，從而引起一個瞬間電流。該瞬間電流在CMOS的輸出端產生一個電壓波動，如果該電壓波動足夠大，就會引起後級電路的翻轉，引發邏輯錯誤，如果這種情況發生在SRAM或者鎖存器中，錯誤的邏輯狀態就有可能被鎖存，導致整個電路系統功能錯誤。由於這種錯誤不同於電路損壞引起的永久性錯誤，通過復位等操作，可以使系統返回正常的狀態，因此它又被稱為「軟錯誤」。引發「軟錯誤」必須具備若干條件首先被粒子打擊的CMOS電晶體溝道上存在著電勢差；並且粒子打擊引發的電子足夠多；最後產生的瞬間電壓波動要被存儲單元鎖存。
目前工業界和學術界採用一個「軟錯誤率」(Soft Error Rate，SER)來衡量一個CMOS電晶體被粒子打擊後產生「軟錯誤」的機率，SER的表達式如下SERNfluxCSexp{-QcriticalQs}---(1)]]>其中，Nflux是中子等粒子注入的強度，CS是CMOS溝道的截面積，QS是電荷收集效率，Qcritical稱為「臨界電荷量」，指的是使CMOS電晶體發生輸出翻轉時需要的最小注入電荷量，該參量是衡量一個電路結構發生「軟錯誤」的重要指標，本發明的仿真就是針對Qcritical進行的。
SER越大，電路性能越不可靠。從表達式(1)可以看出，為了降低SER，在集成電路工藝中可以控制的幾個參數是CS、QS、和Qcritical。隨著工藝尺寸下降，CS的趨勢是不斷縮小，而QS和集成電路的加工工藝有關。因此，對於電路單元的設計者來說，提高Qcritical是降低SER最有效的手段。Qcritical和很多因素相關，例如，它會隨著溝道電容的增大而增大。在已經發表的文獻中，很多學者和公司的研究人員提出了各種增大溝道電容的方法例如ST公司在2004年提出了一種增加節點電容的方法來抑制SRAM單元的SER。該方法可以以5％的面積代價，獲得250倍的SER提高，但是這一方法需要ST公司特殊的電容工藝來實現。
除了單元電路級別的抑制「軟錯誤」的方法外，還有其他方法。利用冗餘的思想來實現「軟錯誤」的也非常有效。例如對於關鍵部分的電路，一般做成三個相同的電路同時工作，對這些電路的輸出結果進行比較，如果其中任何兩個電路的輸出結果相同，就將該結果作為正確結果輸出。這樣只要沒有兩個或者兩個以上的電路同時發生「軟錯誤」，都可以輸出正確的結果。再如可以在電路中設置很多不穩定的冗餘狀態，「軟錯誤」使得電路變化到這些冗餘狀態時，很快就會因為其不穩定而恢復到原來的正常狀態。
另外，還有學者提出了利用隔離的思路來抑制「軟錯誤」的方法中子的打擊是難以避免的，如果打擊發生之後，所產生的瞬間電流和電壓波動不會傳遞到下一級電路，則不會產生「軟錯誤」。Kumar J.等人在文獻A Low Power Soft Error Suppression Technique for DynamicLogic中，提出了利用加傳輸門的方法抑制動態電路中「軟錯誤」的方法。在這種方法中，傳輸門處於一直導通狀態，對「軟錯誤」的抑制效應相對較小。
發明內容
本發明基於隔離的思想，提出了一種抑制「軟錯誤」的電路，使用了該電路的SRAM單元如圖5所示。在本發明中，在傳統的SRAM單元內加入了兩個傳輸門，其中，傳輸門的NMOS管的柵極接到位線(BL)控制線上；而它的PMOS管的柵極接地，這意味著PMOS管一直處於導通狀態。這樣的結構可以應用於SRAM和順序邏輯單元電路中。該結構充分利用到了SRAM和順序邏輯單元電路在兩種工作狀態(訪問、保持)下對電流、電壓的不同要求。利用電晶體的閾值電壓來極大地抑制「軟錯誤」在單元電路內的傳播。同時，該結構充分利用了集成電路設計中普遍採用的多電壓、多閾值等技術。為該電路的使用者提供更多的自由度，在功耗、速度、和SER之間做折中。
本發明的特徵在於針對SRAM單元，含有由兩個反相器INV2、INV1構成的反饋存儲環路；
第1傳輸門，由NMOS管M1、PMOS管M2構成，該M1管、M2管的漏極互連後接反相器INV2的輸出端A，該M1管的柵極接位線的控制線BL，該M1管、M2管的源極相互連接後接在反相器INV1的輸入端A』，該M2管的柵極接地。
第2傳輸門，由PMOS管M3、NMOS管M4構成，該M3管、M4管的漏極互連後接反相器INV2得輸入端C』，該M3管的柵極接在位線的控制線BL，該M3、M4管的源極相連後接反相器INV1的輸出端C，該M3管的柵極接地。
在訪問狀態下，由位線選通送入的控制信號使得各傳輸門導通，數據被正常存入。
在保持狀態下，各傳輸門的NMOS管關閉，PMOS管導通，若兩個反相器的輸出端被中子擊中，漏源極間電流ID，LIN即為中子打擊下的衝擊電流，用下式表示。
ID,LIN=knWL[(VGS-Vth)VDS-VDS22]---(2)]]>在(2)式中，VGS為柵源間電壓；Vth為CMOS電晶體閾值電壓；W、L為CMOS電晶體截面的寬和長度；VDS為漏源間電壓；k′n為工藝特徵參數；選擇VGS、Vth和W/L，使中子打擊得衝擊電流ID，LIN減小，抑制了宇宙射線粒子打擊到CMOS電晶體溝道上引發的以「軟錯誤」為特徵的電路功能的暫時異常的現象。
本發明的有益效果是本發明可以以較小的功耗、面積代價，獲得極大的「軟錯誤」抑制效果，如下表所示。
表1.所發明的電路結構應用在各種電路單元時得到的Qcritical的增加倍數
注P是Protected的縮寫，表示使用了本發明的電路結構；U是Unprotected的縮寫，表示沒有使用本發明的電路。
從表中可以看出，使用了本發明之後，Qcritical可以平均增加237.35倍。對應的SER可以提高得更多。
圖1.所發明的帶「軟錯誤」保護的SRAM單元電路的兩種狀態訪問狀態(圖1(a))和保持狀態(圖1(b))；圖2.模擬中子等基本粒子打擊電路節點時的等效電路圖，Istrike表示中子打擊引發的衝擊電流；圖3.被中子等粒子打擊後，SRAM單元存儲內容的變化，其中用三角形標註的曲線是使用了本發明電路時，SRAM單元存儲內容對應的電壓變化曲線，用菱形標註的曲線是沒有使用本發明電路時，SRAM單元存儲內容對應的電壓變化曲線，從圖中可見沒有使用本發明的電路時，SRAM單元存儲內容發生了錯誤的翻轉；在使用了本發明的電路後，存儲內容雖然有波動，但是最終可以恢復；圖4.本發明依據的「軟錯誤」保護機制可以應用到動態鎖存器(Dynamic Latch圖4(a))、基於傳輸門的觸發器(TGFF，圖4(b))、C2MOS觸發器(圖4(c))、RS鎖存器(圖4(d))；圖5.使用了抑制「軟錯誤」保護電路的SRAM單元。
具體實施例方式
本發明電路可以從已有的SRAM單元電路稍加改進獲得增加兩個傳輸門單元，其中，傳輸門的NMOS管的柵極接到Bit line的控制線上；而PMOS管的柵極接地，保持常開狀態。此外，無須對原有的電路做任何改動。
該電路應用在SRAM單元中時，如圖所示。電路的工作分為兩個狀態訪問狀態(AccessState)和保持狀態(Keep State)，如圖1所示。在訪問狀態下，控制信號使得傳輸門導通，數據被正常地存入或讀出；在保持狀態時，傳輸門的NMOS管關閉，PMOS管導通，此時如果A(C)點被中子擊中，相當於在A(C)點接入一個衝擊電流源，如圖2所示。中子打擊所引發的瞬間衝擊電流被PMOS管阻隔，對A』(C』)點的影響就會被削弱，這樣，「軟錯誤」無法有效地傳播，從而被抑制了。圖3比較顯示了傳統的SRAM單元和我們發明的帶「軟錯誤」保護時被中子打擊時的翻轉情況。該圖顯示，在相同的打擊強度下，傳統的SRAM單元發生了位翻轉，而所發明的電路則沒有。
本發明的技術優勢在於1、本發明結構簡單、可以應用於各種帶有反饋存儲結構的存儲單元和邏輯電路單元中，只要電路具備兩個條件1)具有反饋存儲環路(例如SRAM單元中的兩個反相器構成的環路)；2)具有選通或使能控制信號(例如SRAM單元中的位線選通信號BL)；2、本發明具有很高的SER，能夠大大抑制「軟錯誤」仿真結果顯示，在SRAM單元中加入所發明的電路，可以使Qcritical提高43倍。當本發明的思想應用到其它邏輯電路中時，也有很大的改進；3、本發明可以充分利用現有的多電壓、多閾值等技術，將其集成為基本的邏輯單元庫，對於所發明的電路結構中的PMOS管，在保持狀態下的漏源極間電流公式如下ID,LIN=knWL[(VGS-Vth)VDS-VDS22]---(3)]]>其中，VGS為柵源間電壓；Vth為CMOS電晶體閾值電壓；W、L為CMOS電晶體截面的寬和長度；VDS為漏源間電壓；k′n為工藝特徵參數。從公式(3)可以看出，通過選擇VGS、Vth和W/L，可以有效地達到控制中子打擊的衝擊電流。從而達到抑制「軟錯誤」的問題。可見，所發明的電路在控制「軟錯誤」方面有很大的自由度；4、本發明雖然針對SRAM單元設計，但是實際上可以應用到其它具有存儲結構的順序邏輯電路單元中，如圖4所示。
權利要求
1.基於隔離方法的「軟錯誤」抑制電路，其特徵在於針對SRAM單元，含有由兩個反相器(INV2)、(INV1)構成的反饋存儲環路；第1傳輸門，由NMOS管(M1)、PMOS管(M2)構成，該(M1)管、(M2)管的漏極互連後接反相器(INV2)的輸出端(A)，該(M1)管的柵極接位線的控制線BL，該(M1)管、(M2)管的源極相互連接後接在反相器(INV1)的輸入端(A』)，該(M2)管的柵極接地。第2傳輸門，由PMOS管(M3)、NMOS管(M4)構成，該(M3)管、(M4)管的漏極互連後接反相器(INV2)得輸入端(C』)，該(M3)管的柵極接在位線的控制線BL，該(M3)、(M4)管的源極相連後接反相器(INV1)的輸出端(C)，該(M3)管的柵極接地。在訪問狀態下，由位線選通送入的控制信號使得各傳輸門導通，數據被正常存入。在保持狀態下，各傳輸門的NMOS管關閉，PMOS管導通，若兩個反相器的輸出端被中子擊中，漏源極間電流ID，LIN即為中子打擊下的衝擊電流，用下式表示。ID,LIN=knWL[(VGS-Vth)VDS-VDS22]]]>其中，VGS為柵源間電壓；Vth為CMOS電晶體閾值電壓；W、L為CMOS電晶體截面的寬和長度；VDS為漏源間電壓；kn′為工藝特徵參數；選擇VGS、Vth和W/L，使中子打擊得衝擊電流ID，LIN減小，抑制了宇宙射線粒子打擊到CMOS電晶體溝道上引發的以「軟錯誤」為特徵的電路功能的暫時異常的現象。
2.根據權利要求1所述的基於隔離方法的「軟錯誤」抑制電路，其特徵在於，所述由兩個反相器(INV1)、(INV2)構成的反饋存儲環路是動態鎖存器、RS鎖存器、基於傳輸門的觸發器、C2MOS觸發器中任何一個鎖存器或觸發器中的反饋存儲環路，所述控制線上傳送的是選通控制信號或使能控制信號。
全文摘要
基於隔離方法的「軟錯誤」抑制電路屬於高可靠性集成電路設計領域，其特徵在於將電路中敏感節點之間用可控的傳輸門加以隔離，從而隔離「軟錯誤」的傳輸途徑，有效地抑制了「軟錯誤」的發生。因此降低了「軟錯誤」發生的可能性。
文檔編號G11C11/417GK101022035SQ20071006414
公開日2007年8月22日 申請日期2007年3月2日 優先權日2007年3月2日
發明者羅嶸, 何苦, 陳亦波, 楊華中 申請人:清華大學