高壓電晶體的製作方法
2023-05-04 04:29:41
本發明涉及一種高壓電晶體，尤其是涉及一種作為靜電放電鉗制電路的靜電放電防護元件的高壓電晶體。
背景技術：
由於靜電放電(electrostaticdischarge，esd)會對集成電路產生無法挽回的損傷，因此esd防護電路已成為集成電路內必要的設計，以避免集成電路在製作過程中或使用中因esd流入而造成無法預期的損壞。
為了有效加強集成電路的esd防護能力，進而有效地防止內部電路受到靜電損傷，已發展出在電源線間增加esd鉗制電路(clampcircuit)的設計。傳統esd鉗制電路一般由橫向擴散n型金屬氧化物半導體(ldnmos)電晶體所構成，因此具有明顯的驟回(snapback)特性，以及低保持電壓(holdingvoltage)，小於電源線所提供的供應電壓。如此一來，esd鉗制電路容易被誤觸發(mistrigger)而開啟，進而發生鎖住(latchup)的問題，也就是當esd鉗制電路在被開啟之後因保持電壓小於供應電壓而可在供應電壓的提供下運作在保持區域並導通高電流。此時內部電路也同時持續運作，使得集成電路的內部電路因承受過高電流而過熱並產生功能失效，甚至被燒毀的情形。為了避免發生此鎖住問題，電源線間esd鉗制電路的保持電壓必須設計為大於供應電壓。現有esd鉗制電路的設計是由多個低壓的ldnmos電晶體的堆疊所構成，以通過電晶體的堆疊提高保持電壓，如此才能符合大於供應電壓的需求。然而，此堆疊設計限制esd鉗制電路的面積，使得晶片的尺寸因此受限而無法進一步縮減。特別是，當esd鉗制電路應用在高壓的情況下，例如：60伏特、80伏特或100伏特的應用，堆疊的電晶體數量更是大幅增加晶片的尺寸，而無法被業界所接受。再者，隨著esd的脈衝時間越長，ldnmos電晶體的保持電壓有下降的趨勢，如此則需增加更多個電晶體才能達到需求。
有鑑於此，提供一可作為esd防護元件的高壓電晶體，以提高保持電壓並達到符合esd電壓的需求，實為業界努力的目標。
技術實現要素：
本發明的目的之一在於提供一種高壓電晶體，以提高保持電壓並達到符合esd電壓的需求。
本發明的一實施例提供一種高壓電晶體，其包括一基底、一高壓阱、一第一基體區、一第一摻雜區、一第二摻雜區、一第二基體區以及一第三摻雜區。高壓阱設置於基底中。第一基體區設置於高壓阱中，其中第一基體區具有一第一導電類型。第一摻雜區設置於第一基體區中，其中第一摻雜區具有互補於第一導電類型的一第二導電類型。第二摻雜區設置於位於第一基體區的一側的高壓阱中，其中第二摻雜區具有第二導電類型，且第二摻雜區具有一第一摻雜濃度。第二基體區設置於位於第二摻雜區下的高壓阱中，且第二基體區與第二摻雜區相接觸，其中第二基體區與高壓阱相接觸，第二基體區具有第二導電類型，且第二基體區具有一第二摻雜濃度，小於第一摻雜濃度。第三摻雜區設置於位於第二基體區下的高壓阱，且第三摻雜區與第二基體區相接觸，其中第三摻雜區具有第二導電類型，且第三摻雜區具有一第三摻雜濃度，小於第二摻雜濃度。
在本發明所提供的高壓電晶體中，由於第二摻雜區與第三摻雜區之間設置第二基體區，且第二基體區與高壓阱相接觸，因此不僅可有效地提升保持電壓以及提高esd電壓的承受度，還可有效地降低觸發電壓，由此可縮減元件面積。
附圖說明
圖1為本發明第一實施例的高壓電晶體的上視示意圖；
圖2為圖1中沿切線a-a』的剖面示意圖；
圖3為本發明第一實施例的另一變化實施例的高壓電晶體的剖面示意圖；
圖4為本發明第二實施例的高壓電晶體的剖面示意圖；
圖5為本發明第三實施例的高壓電晶體的上視示意圖；
圖6為圖5中沿切線b-b』的剖面示意圖；
圖7為本發明第四實施例的高壓電晶體的上視示意圖；
圖8為圖7中沿切線c-c』的剖面示意圖；
圖9為本發明第五實施例的高壓電晶體的剖面示意圖；
圖10為本發明第六實施例的高壓電晶體的剖面示意圖；
圖11為本發明第七實施例的高壓電晶體的剖面示意圖；
圖12為本發明第八實施例的高壓電晶體的剖面示意圖；
圖13為本發明第九實施例的高壓電晶體的剖面示意圖。
主要元件符號說明
100、100』、200、300、400、500、600、700、800、高壓電晶體
900
100a』單元結構102、202基底
104、804、904高壓阱106第一基體區
106a直道部108第一摻雜區
110第二摻雜區110a開口
112、312、412、512、612、912第二基體區
114、314、414第三摻雜區116埋入層
118柵極結構118a柵極電極
118b柵極介電層120第一絕緣結構
122第二絕緣結構124接觸摻雜區
312a穿孔702高壓深阱
c1第一接觸插塞c2第二接觸插塞
d1第一方向d2第二方向
g1、g2間距gr防護環
l長軸s短軸
s1第一側邊s2第二側邊
w1、w2、w3、w4、w4』、w5、w6、w7寬度
vdd高壓端vss低壓端
具體實施方式
為使熟悉本發明所屬技術領域的一般技術者能更進一步了解本發明，下文特列舉本發明的數個優選實施例，並配合所附的附圖，詳細說明本發明的構成內容及所欲達成的功效。
請參考圖1與圖2，圖1繪示了本發明第一實施例的高壓電晶體的上視示意圖，圖2為圖1中沿切線a-a』的剖面示意圖。如圖1與圖2所示，本實施例所提供的高壓電晶體100包括一基底102、一高壓阱104、一第一基體區106、一第一摻雜區108以及一第二摻雜區110。高壓阱104設置於基底102中，第一基體區106設置於高壓阱中，第一摻雜區108設置於第一基體區106中，且第二摻雜區110設置於位於第一基體區106的一側的高壓阱104中。更明確地說，第一基體區106具有一第一導電類型，高壓阱104、第一摻雜區108與第二摻雜區110具有與第一導電類型互補的一第二導電類型，因此第一摻雜區108可作為高壓電晶體100的源極區域/漏極區域，以電連接至低壓端vss，例如：低壓電源線或接地線，第二摻雜區110可作為高壓電晶體100的漏極區域/源極區域，以電連接至高壓端vdd，例如：高壓電源線。舉例而言，第一導電類型與第二導電類型優選分別為n型與p型，因此高壓電晶體100優選為p型電晶體，但不限於此。熟悉該項技術的人士應知，本實施例中的第一導電類型也可為p型，而第二導電類型則為n型。此外，基底102可例如是一矽基底、一含矽基底或一矽覆絕緣(silicon-on-insulator，soi)基底等半導體基底。
具體而言，本實施例的第一基體區106可具有一操場跑道形輪廓，因此第一基體區106具有一平行於一第一方向d1的長軸l與一平行於第二方向d2的短軸s，且第一基體區106可具有彼此相對的兩直道部106a，分別平行於長軸l。第二摻雜區110環繞第一基體區106，且各直道部106a可作為高壓電晶體100的有效通道區。
此外，高壓電晶體100還可包括一第二基體區112以及一第三摻雜區114。第二基體區112設置於位於第二摻雜區110下的高壓阱104中，第二基體區112的頂面進一步與第二摻雜區110相接觸，且第二基體區112與高壓阱104相接觸。第三摻雜區114設置於第二基體區112下的高壓阱104中，且第三摻雜區114的頂面與第二基體區112相接觸。第二基體區112與第三摻雜區114均具有第二導電類型。具體來說，本實施例的高壓電晶體100包括兩第二基體區112以及兩第三摻雜區114，且第二基體區112分別對應第一基體區106的直道部106a設置，並設置於第一基體區106的兩側的第二摻雜區110下，各第三摻雜區114則分別設置於相對應的第二基體區112下。由於第二基體區112與第三摻雜區114的導電類型相同於第二摻雜區110的導電類型，因此第二基體區112於第一方向d1上的寬度w1大於或等於第一基體區106於第一方向d1上的直線側邊的寬度，即直道部106a於第一方向d1上的寬度w2，且第三摻雜區114於第一方向d1上的寬度w3也大於或等於直道部106a於第一方向d1上的寬度w2，以使第二基體區112與第三摻雜區114作為高壓電晶體100的漏極區域/源極區域的一部分，並使整個直道部106a作為通道區。
在本實施例中，第二基體區112面對第一基體區106的第一側邊s1與第一基體區106面對第二基體區112的直線側邊之間的間距g1小於第三摻雜區114面對第一基體區106的外側邊與第一基體區106面對第二基體區112的直線側邊之間的間距g2，使各第二基體區112面對第一基體區106的一第一側邊s1與高壓阱104相接觸，且各第三摻雜區114並不與第二摻雜區110相接觸。舉例來說，第二基體區112面對第一基體區106的第一側邊s1與相對於第一側邊s1的一第二側邊s2之間的間距，即第二基體區112於第二方向d2上的寬度w4，大於第三摻雜區114的兩彼此相對的外側邊之間的間距，即第三摻雜區114於第二方向d2上的寬度w5，且第二基體區112於第一方向d1上的寬度w1也大於第三摻雜區114於第一方向d1上的寬度w3。也就是說，第二基體區112的面積大於第三摻雜區114的面積，使第二基體區112將第二摻雜區110與第三摻雜區114區隔開。
進一步而言，第二摻雜區110具有一第一摻雜濃度，第二基體區112具有一第二摻雜濃度，第三摻雜區114具有一第三摻雜濃度，其中第二摻雜濃度小於第一摻雜濃度，第三摻雜濃度小於第二摻雜濃度。舉例而言，第一摻雜濃度實質上為1019cm-3至1020cm-3，第二摻雜濃度實質上為4×1019cm-3至1×1018cm-3，且第三摻雜濃度實質上為5×1016cm-3至8×1016cm-3，但本發明不以此為限。在本實施例中，高壓阱104也具有第二導電類型，且高壓阱104具有一第四摻雜濃度，小於第三摻雜濃度，例如：第四摻雜濃度實質上可為4×1015cm-3至1×1016cm-3。
值得說明的是，由於第二摻雜區110、第二基體區112、第三摻雜區114與高壓阱104的摻雜濃度依序遞減，且第二基體區112的寬度w4大於第三摻雜區114的寬度w5，因此儘管第二基體區112與高壓阱104相接觸，摻雜濃度較接近的第三摻雜區114與高壓阱104之間的電阻小於第二基體區112與高壓阱104之間的電阻，由此發生在高壓端vdd的靜電電流可從位於最上方並連接至高壓端vdd的第二摻雜區110依序向下流經第二基體區112以及第三摻雜區114進而導引至高壓阱104中。由於未設置有第二基體區的高壓電晶體的靜電放電(esd)路徑較接近基底表面，因此並無法有效地提升保持電壓與提高可承受的esd電壓。但本實施例的高壓電晶體100因設置有第二基體區112而需將靜電導引至距離基底102表面更深的高壓阱104中，因此具有較長esd的路徑，使高壓電晶體100的保持電壓(holdingvoltage)可被有效地提升。並且，由於本實施例的高壓電晶體100的靜電可被導引至更深的高壓阱104中，因此靜電所產生的熱可有效地被分散在更深的高壓阱104中，而不會集中在基底102表面區域的高壓阱104中，進而有效地提高可承受的esd的電壓。由此，本實施例的高壓電晶體100可承受人體放電模式的esd電壓可大於2千伏特(kv)，且可承受機器放電模式的esd電壓大於200伏特(v)。相較於現有堆疊結構，本實施例僅需單一個高壓電晶體100即可符合需求，因此可有效地縮減元件面積。舉例而言，當本實施例的高壓電晶體100的通道寬度設計為1500微米，且高壓端vdd所提供的電壓分別為40、80與100v時，高壓電晶體100的面積可分別為161×139、228×149以及157×272微米平方，且可承受人體放電模式(humanbodymode，hbm)的esd電壓約略分別為2、2.8與3kv，並可承受機器放電模式(machinemode，mm)的esd電壓約略分別為200、300與250v。相較於本實施例的高壓電晶體100，未設置有第二基體區的高壓電晶體的面積儘管在相同高壓端的電壓的條件下增加至大於本實施例的電晶體的面積的兩倍仍無法承受人體放電模式與機器放電模式的esd電壓，因此本實施例的高壓電晶體100可有效地縮減元件面積。
另外，因本實施例的第二基體區112面對第一基體區106的第一側邊s1可與高壓阱104相接觸，高壓電晶體100的耐壓範圍可通過第二基體區112與第一基體區106之間的間距g1來決定，也就是說高壓電晶體100被esd觸發的觸發電壓可通過此間距g1來決定，由此可有效地降低高壓電晶體100的觸發電壓，以避免esd流入內部電路進而損壞內部電路。舉例來說，以高壓端vdd所提供的電壓為80v為例，當高壓電晶體100的第二基體區112與第一基體區106之間的間距g1分別為6.1與6.7微米時，高壓電晶體100的觸發電壓可分別為97.49與108.74v。以高壓端vdd所提供的電壓為100v為例，當高壓電晶體100的第二基體區112與第一基體區106之間的間距g1分別為8.1與8.7微米時，高壓電晶體100的觸發電壓可分別為120.23與123.11v。相較於本實施例的高壓電晶體100，在高壓端所提供的電壓分別為80與100v的條件下，未設置有第二基體區的高壓電晶體的觸發電壓分別為111.15與128.95v。由上述可知，本實施例通過於高壓電晶體100中設置第二基體區112不僅可有效地提升保持電壓以及提高esd電壓的承受度，還可有效地降低觸發電壓，因此在作為esd鉗制電路的esd防護元件時可有效地防護內部電路免於esd損壞。
在本實施例中，高壓電晶體100可選擇性另包括一埋入層116，設置於基底102中，並具有第二導電類型，且高壓阱104設置於埋入層116上，因此埋入層116可用於防止高壓電晶體100的信號向下傳遞至基底102而造成漏電。通過埋入層116隔離基底102與高壓阱104，本實施例的基底102可具有第一導電類型或第二導電類型。在另一實施例中，高壓電晶體也可不包括埋入層。
並且，高壓電晶體100可選擇性還包括一柵極結構118、一第一絕緣結構120以及一第二絕緣結構122。柵極結構118設置於位於第二基體區112與第一摻雜區108之間的第一基體區106與高壓阱104上，其中柵極結構118可包括一柵極電極118a與一柵極介電層118b，柵極介電層118b設置於柵極電極118a與基底102之間。第一絕緣結構120設置於柵極結構118與高壓阱104之間，用以將柵極結構118與第二摻雜區110分隔開，以避免位於第二摻雜區110中的高電場破壞柵極介電層118b。具體來說，柵極結構118沿著第一基體區106的側邊設置，並與第一基體區106鄰近側邊的部分重疊，進而環繞一部分的第一基體區106。並且，柵極結構118具有一開口，用以定義出第一摻雜區108的位置。柵極電極118a優選可延伸至第一絕緣結構120上。並且，第一絕緣結構120環繞第一基體區106，但不與第一基體區106相接觸。第二絕緣結構設置122於基底102上，並環繞第二摻雜區110。舉例來說，第一絕緣結構120與第二絕緣結構設置122可分別為淺溝隔離(shallowtrenchisolation，以下簡稱為sti)或場氧化層(fieldoxidelayer)，但不限於此。
再者，本實施例的高壓電晶體100可另包括接觸摻雜區124、第一接觸插塞c1、第二接觸插塞c2以及防護環(guardring)gr。接觸摻雜區124設置於第一摻雜區108中，並與第一基體區106相接觸，且第一接觸插塞c1設置於接觸摻雜區124與第一摻雜區108上。接觸摻雜區124具有第二導電類型，用以降低第一摻雜區108與第一接觸插塞c1之間的接觸電阻。第一接觸插塞c1用以將高壓電晶體100的第一摻雜區108電連接至低壓端vss。第二接觸插塞c2位於第三摻雜區114的正上方的第二摻雜區110上，用以將高壓電晶體100的第二摻雜區110電連接至高壓端vdd。防護環gr環繞第二絕緣結構122與高壓阱104，以提供高壓電晶體100與其他元件之間的電性隔離。並且，本實施例的防護環gr不與高壓阱104相接觸，但不限於此。
值得一提的是，本實施例的高壓電晶體100通過於第二摻雜區110與第三摻雜區114之間設置第二基體區112，且第二基體區112面對第一基體區106的第一側邊s1與高壓阱104相接觸，不僅可有效地提升保持電壓以及提高esd電壓的承受度，還可有效地降低觸發電壓。並且，搭配傳統互補式金屬氧化物半導體(cmos)電晶體製作工藝，本實施例的高壓電晶體100並不需增加額外的面積與光罩，還可避免製作成本的增加。
在另一變化實施例中，如圖3所示，高壓電晶體100』可包括多個單元結構100a』、多個第二基體區112與多個第三摻雜區114。單元結構100a』沿著第二方向d2排列，且各單元結構100a』可包括如第一實施例的圖1所示的第一基體區106、第一摻雜區108、柵極結構118、第一絕緣結構120以及接觸摻雜區124。並且，高壓電晶體100』的第二摻雜區110可具有多個開口110a，沿著第二方向d2排列，且各單元結構100a』的第一基體區106、第一摻雜區108、柵極結構118、第一絕緣結構120與接觸摻雜區124設置於各開口110a中。各第三摻雜區114對應各第二基體區112設置，且各第二基體區112與各第一基體區106沿著第二方向d2依序交替排列。
本發明的高壓電晶體並不以上述實施例為限。下文將繼續揭示本發明的其它實施例或變化形，然而為了簡化說明並突顯各實施例或變化形之間的差異，下文中使用相同標號標註相同元件，並不再對重複部分作贅述。
請參考圖4，圖4繪示了本發明第二實施例的高壓電晶體的剖面示意圖。如圖4所示，相較於第一實施例，本實施例所提供的高壓電晶體200可不包括高壓阱與埋入層。具體而言，本實施例的高壓電晶體200的基底202具有第二導電類型，且其可具有第五摻雜濃度，與第一實施例的第四摻雜濃度相同，因此第五摻雜濃度小於第三摻雜濃度。並且，第一基體區106、第二摻雜區110、第二基體區112以及第三摻雜區114均設置於基底202中，且第二基體區112面對第一基體區106的第一側邊s1與第一基體區106面對第二基體區112的直線側邊之間的間距g1小於第三摻雜區114面對第一基體區106的外側邊與第一基體區106面對第二基體區112的直線側邊之間的間距g2。
請參考圖5與圖6，圖5繪示了本發明第三實施例的高壓電晶體的上視示意圖，圖6為圖5中沿切線b-b』的剖面示意圖。如圖5與圖6所示，相較於第一實施例，本實施例所提供的高壓電晶體300的第三摻雜區314可與第二摻雜區110相接觸。具體而言，本實施例的各第二基體區312具有一穿孔312a，對應第二摻雜區110設置。各第三摻雜區314可通過各穿孔312a與第二摻雜區110相接觸，且各穿孔312a於第二方向d2上的寬度w6小於第二摻雜區110於第二方向d2上的寬度w7與各第三摻雜區314於第二方向d2上的寬度w5。
請參考圖7與圖8，圖7繪示了本發明第四實施例的高壓電晶體的上視示意圖，圖8為圖7中沿切線c-c』的剖面示意圖。如圖7與圖8所示，相較於第一實施例，本實施例所提供的高壓電晶體400的第三摻雜區414延伸至位於第二基體區412相對於第一側邊s1的一側並與第二摻雜區110相接觸。具體而言，各第二基體區412僅設置於鄰近第一基體區106的第二摻雜區110的一部分與各第三摻雜區414的一部分之間，而未延伸至各第三摻雜區414面對防護環gr的外側上，因此各第三摻雜區414可位於各第二基體區412相對於第一側邊s1的一側，並與第二摻雜區110相接觸。舉例而言，各第二基體區412於第二方向d2上的寬度w4』可小於第二摻雜區110於第二方向d2上的寬度w7與第三摻雜區414於第二方向d2上的寬度w5。
在另一變化實施例中，高壓電晶體也可不包括高壓阱與埋入層。在又一變化實施例中，高壓電晶體也可包括多個如圖8所示的第二摻雜區所圍繞的單元結構。並且，高壓電晶體的任兩相鄰的單元結構之間設置有兩第二基體區，分別設置於各第一基體區以及與第二摻雜區相接觸的第三摻雜區之間。
請參考圖9，圖9繪示了本發明第五實施例的高壓電晶體的剖面示意圖。如圖9所示，相較於第一實施例，本實施例所提供的高壓電晶體500並不包括柵極結構。具體而言，本實施例的高壓電晶體500可為雙載流子接面電晶體(bipolarjunctiontransistor，bjt)。由於各第二基體區512於第二方向d2上的寬度w4大於相對應的第二摻雜區110於第二方向d2上的寬度w7，因此第二基體區512可延伸至相對應的第二摻雜區110的兩側。於本實施例中，第一絕緣結構120的內側邊可延伸至與第一基體區106相接觸，或者可更進一步延伸至與第一摻雜區108相接觸，但不以此為限。
在一變化實施例中，高壓電晶體可不包括第一絕緣結構與第二絕緣結構。在另一變化實施例中，高壓電晶體也可不包括高壓阱與埋入層。在又一變化實施例中，第二基體區也可應用第二實施例而具有穿孔，或應用第三實施例而僅設置於鄰近第一基體區的第二摻雜區的一部分與各第三摻雜區的一部分之間，使第三摻雜區與第二摻雜區相接觸。
請參考圖10，圖10繪示了本發明第六實施例的高壓電晶體的剖面示意圖。如圖10所示，相較於第一實施例，本實施例所提供的高壓電晶體600不包括第一絕緣結構與第二絕緣結構。並且，由於第二基體區612於第二方向d2上的寬度大於相對應的第二摻雜區110於第二方向d2上的寬度w7，因此第二基體區612可延伸至相對應的第二摻雜區110的兩側。
在另一變化實施例中，高壓電晶體也可不包括高壓阱與埋入層。在又一變化實施例中，第二基體區也可應用第二實施例而具有穿孔，或應用第三實施例而僅設置於鄰近第一基體區的第二摻雜區的一部分與各第三摻雜區的一部分之間，使第三摻雜區與第二摻雜區相接觸。
請參考圖11，圖11繪示了本發明第七實施例的高壓電晶體的剖面示意圖。如圖11所示，相較於第一實施例，本實施例所提供的高壓電晶體700另包括一高壓深阱702，設置於高壓阱104中，且高壓深阱702包覆第一基體區106，其中高壓深阱702具有第一導電類型。在本實施例中，高壓電晶體700的耐壓範圍可通過高壓深阱702與第一基體區106之間的間距來決定。
在另一變化實施例中，高壓電晶體也可不包括高壓阱與埋入層。在又一變化實施例中，第二基體區也可應用第二實施例而具有穿孔，或應用第三實施例而僅設置於鄰近第一基體區的第二摻雜區的一部分與各第三摻雜區的一部分之間，使第三摻雜區與第二摻雜區相接觸。
請參考圖12，圖12繪示了本發明第八實施例的高壓電晶體的剖面示意圖。如圖12所示，相較於第一實施例，本實施例所提供的高壓電晶體800的高壓阱804具有第一導電類型，與第一基體區106具有相同的導電類型。
在另一變化實施例中，高壓電晶體也可不包括高壓阱與埋入層。在又一變化實施例中，第二基體區也可應用第二實施例而具有穿孔，或應用第三實施例而僅設置於鄰近第一基體區的第二摻雜區的一部分與各第三摻雜區的一部分之間，使第三摻雜區與第二摻雜區相接觸。
請參考圖13，圖13繪示了本發明第九實施例的高壓電晶體的剖面示意圖。如圖13所示，相較於第一實施例，本實施例所提供的高壓電晶體900不包括第一絕緣結構與第二絕緣結構，且高壓阱904具有第一導電類型。並且，由於第二基體區912於第二方向d2上的寬度w4大於第二摻雜區110於第二方向d2上的寬度w7，因此第二基體區912可延伸至相對應的第二摻雜區110的兩側。具體而言，本實施例的高壓電晶體900可為雙擴散漏極金屬氧化物半導體(double-diffused-drainmos，dddmos)電晶體。
在另一變化實施例中，高壓電晶體也可不包括高壓阱與埋入層。在又一變化實施例中，第二基體區也可應用第二實施例而具有穿孔，或應用第三實施例而僅設置於鄰近第一基體區的第二摻雜區的一部分與各第三摻雜區的一部分之間，使第三摻雜區與第二摻雜區相接觸。
綜上所述，在本發明所提供的高壓電晶體中，由於第二摻雜區與第三摻雜區之間設置第二基體區，且第二基體區面對第一基體區的第一側邊與高壓阱相接觸，因此不僅可有效地提升保持電壓以及提高esd電壓的承受度，還可有效地降低觸發電壓，由此可縮減元件面積。
以上所述僅為本發明的優選實施例，凡依本發明權利要求所做的均等變化與修飾，都應屬本發明的涵蓋範圍。