一種集成電路掩模設計的優化方法及計算機可讀的存儲介質與流程

2023-05-04 06:48:52 4

本發明涉及集成電路的掩模製造領域，尤其涉及一種集成電路掩模設計的優化方法及計算機可讀的存儲介質。

背景技術：

光刻工藝是現代極大規模集成電路製造過程中最重要的製造工藝，即通過光刻機將掩模上集成電路的設計圖形轉移到矽片上的重要手段。掩模上集成電路設計圖形通過光刻機的投影物鏡在矽片上成像時，隨著掩模上圖形特徵尺寸的較小，光的衍射現象逐漸顯著。

在經歷了基於規則的光學臨近效應校正和基於模型的光學鄰近效應校正後，目前最先進的掩模設計優化技術是基於反演光刻技術的掩模設計優化，如中國專利CN201110067621.8、Stephen Hsu在「An Innovative Source-Mask co-Optimization(SMO)Method for Extending Low K1Imaging」(SPIE vol.7140,2010)、韋亞一研究員在《超大規模集成電路先進光刻理論與應用》第七章(page 368)中所述。反演光刻技術(Inverse lithography technology，ILT)是把要在矽片(晶圓)上實現的圖形為目標，通過複雜的反演數學計算得到一個理想的掩模設計圖案(通常為灰度圖案或所謂基於像素的掩模圖案)，隨後經過簡化和提取等操作獲得最終基於多邊形的掩模設計圖案。

而在現有的反演光刻技術掩模優化中，由於需要成百上千次的迭代優化，且每次優化都需要應用光學臨近修正(Optical Proximity Correct，簡稱OPC)模型對當前掩模優化結果的矽片成像進行仿真，因此優化時間成本非常高。通常數百平方微米的設計圖形需要優化十幾個小時(300CPUcores)。而對於22mm*32mm的全晶片則需要數月之久，且計算量十分龐大，嚴重製約了集成電路的製造，也正因為如此，目前尚沒有基於反演光刻技術的全晶片掩模優化方案。

技術實現要素：

為克服現有技術對全晶片反演光刻技術掩模優化時間長，優化成本高的問題，本發明提供一種集成電路掩模設計的優化方法及計算機可讀的存儲介質。

本發明解決技術問題的技術方案是提供一種集成電路掩模設計的優化方法，包括步驟S1：提供一種集成電路的全晶片設計版圖，在全晶片設計版圖中隨機抓取多個設計版圖小區域，該設計版圖小區域可以是典型圖形區域和/或關鍵圖形區域和/或已知缺陷版圖區域和/或隨機圖形區域；步驟S2：對選取的設計版圖小區域版圖進行基於像素的掩模優化，輸出每個設計版圖小區域的掩模設計的像素灰度圖；步驟S3：利用步驟S2中獲取的小區域掩膜像素灰度圖和其對應的小區域設計版圖，建立BP人工神經網絡模型；步驟S4：將全晶片設計版圖送入步驟S3所建立的BP人工網絡模型，獲得全晶片設計版圖的掩膜設計灰度圖。

優選地，在步驟S4之後還包括步驟S5：將步驟S4中獲得的全晶片設計版圖的掩膜設計灰度圖進行基於像素的掩模優化進行微調，獲得微調修正後的全晶片設計版圖的灰度圖。

優選地，在步驟S5之後還包括步驟S6：根據掩模製造標準，將步驟S5中所獲取的全晶片設計版圖掩膜設計灰度圖進行二值化處理並提取多邊形圖形，必要時可以做基於多邊形的掩膜像素優化，從而形成基於多邊形的掩模設計圖形，輸出可以被製造的掩模設計圖案。

優選地，在步驟S5和步驟S6之間還包括步驟S51：將步驟S5中出現的潛在缺陷圖形添加到步驟S1的典型圖形區域中，並可作為隨後步驟S3的BP人工神經網絡訓練樣本。

本發明還提供一種計算機可讀的存儲介質，其用於存儲集成電路掩模設計的電腦程式，所述電腦程式使得計算機執行以下步驟：

步驟S1：提供一種集成電路的全晶片設計版圖，在全晶片設計版圖中隨機抓取多個設計版圖小區域，該設計版圖小區域可以是典型圖形區域和/或關鍵圖形區域和/或已知缺陷版圖區域和/或隨機圖形區域；

步驟S2：對選取的設計版圖小區域版圖進行基於像素的掩模優化，輸出每個設計版圖小區域的掩模設計的像素灰度圖；

步驟S3：利用步驟S2中獲取的小區域掩膜像素灰度圖和其對應的小區域設計版圖，建立BP人工神經網絡模型；以及

步驟S4：將全晶片設計版圖送入步驟S3所建立的BP人工網絡模型，獲得全晶片設計版圖的掩膜設計灰度圖。

與現有技術相比，本發明具有以下有益效果：

1、通過BP人工神經網絡對掩模灰度圖進行優化，獲取優化後的掩模灰度圖，加快了掩模灰度圖的優化速度，提高了全晶片掩模灰度圖的優化能力，實現快速的掩模優化，並且流程實現簡單。

2、通過將潛在的缺陷圖形添加到典型設計版圖小區域中，形成閉環系統調節，進一步減少全晶片設計版圖中的設計缺陷圖形，進而減少了掩模優化的時間。

【附圖說明】

圖1是本發明一種集成電路掩模設計的優化方法第一實施例的流程圖。

圖2A是本發明一種集成電路掩模設計的優化方法的一種典型圖形。

圖2B是本發明一種集成電路掩模設計的優化方法的一種典型圖形。

圖3A是本發明一種集成電路掩模設計的優化方法的種典型圖形。

圖3B是本發明一種集成電路掩模設計的優化方法的一種典型圖形。

圖4是本發明一種集成電路掩模設計的優化方法的一種典型圖形。

圖5A是本發明一種集成電路掩模設計的優化方法的一種典型圖形。

圖5B是本發明一種集成電路掩模設計的優化方法的一種典型圖形。

圖6A是本發明一種集成電路掩模設計的優化方法的一種典型圖形基於像素掩模優化後獲得的灰度圖。

圖6B是本發明一種集成電路掩模設計的優化方法的一種典型圖形基於像素掩模優化後獲得的灰度圖。

圖6C是本發明一種集成電路掩模設計的優化方法的一種典型圖形基於像素掩模優化後獲得的灰度圖。

圖6D是本發明一種集成電路掩模設計的優化方法的一種典型圖形基於像素掩模優化後獲得的灰度圖。

圖7是本發明一種集成電路掩模設計的優化方法的BP人工神經網絡模型結構示意圖。

圖8A是本發明一種集成電路掩模設計的優化方法的一種典型圖形經BP人工神經網絡模型優化後的掩模灰度圖。

圖8B是本發明一種集成電路掩模設計的優化方法的一種典型圖形經BP人工神經網絡模型優化後的掩模灰度圖。

圖8C是本發明一種集成電路掩模設計的優化方法的一種典型圖形經BP人工神經網絡模型優化後的掩模灰度圖。

圖8D是本發明一種集成電路掩模設計的優化方法的一種典型圖形經BP人工神經網絡模型優化後的掩模灰度圖。

圖9是本發明一種集成電路掩模設計的優化方法第二實施例的流程圖。

【具體實施方式】

為了使本發明的目的，技術方案及優點更加清楚明白，以下結合附圖及實施實例，對本發明進行進一步詳細說明。應當理解，此處所描述的具體實施例僅僅用以解釋本發明，並不用於限定本發明。

請參閱圖1，本發明提供一種集成電路掩模設計的優化方法。本實施例是14nm節點邏輯電路通孔層(VIA)版圖設計進行舉例說明，可以分為以下步驟S1-S6：

步驟S1：提供一種集成電路的全晶片設計版圖，在全晶片設計版圖中隨機抓取多個設計版圖小區域。

具體的，當前的大規模集成電路普遍採用光刻系統製造。光刻系統主要分為：照明系統(光源)、掩模、投射系統及晶片等四部分。光源發出的光線經過聚光鏡聚焦後入射至掩模，掩模的開孔部分透光；經過掩模後，光線經由投射系統入射至晶片；這樣掩模圖形就複製在晶片上。

隨著光刻技術節點進入45nm-22nm，電路的關鍵尺寸已經遠遠小於光源的波長，因此光的幹涉和衍射現象更加顯著，導致光罩投影至矽片上的圖形發生畸變，甚至會導致超出可接受範圍的圖形失真。典型的效應有：線端頭縮短、圓角和關鍵尺寸偏移等等。這種光學的衍射畸變的影響受到周邊圖形環境的影響，被稱之為光學臨近效應(optical proximity effects，簡稱OPE)。

為了解決諸如此類的光學臨近效應，需要對設計的版圖進行預先的修正，使得修改的量正好能夠補償曝光系統造成的臨近效應。因此，使用做過光學臨近修正的版圖寫成的光罩，在晶圓上就能得到最初想要的設計圖案。這個修正的迭代過程就叫光學臨近修正(Optical Proximity Correct，簡稱OPC)。OPC是為了改善光學臨近效應對曝光的影響，所以基本工作就是對版圖做逐線段的切割移動，然後不斷的迭代，最後與實際結果進行驗證。

首先，提供一種集成電路圖案的設計版圖，在設計版圖隨機抓取多個設計版圖小區域,該設計版圖小區域可以是典型圖形區域和/或關鍵圖形區域和/或已知缺陷版圖區域和/或隨機圖形區域。

其中，典型圖形區域可以是設計圖形密集程度較高區域選取。也可以是設計圖形密集程度半稀疏區域選取。還可以是設計圖形密集程度較稀疏區域選取。

如圖2A-2B所示，選擇標準方形孔陣列和交錯方興孔陣列作為典型圖形。其中方形孔的大小分別為76nm×76nm、112nm×112nm、76nm×112nm和112nm×76nm；X方向和Y方向的周期分別為165nm、185nm、205nm、225nm、245nm、265nm、300nm。

如圖3A-3B所示，選擇線空周期圖形作為典型圖形。其中短邊長度為76nm，長邊長度分別為300nm、500nm、700nm、1000nm、1300nm、1500nm、2000nm，周期分別為165nm、185nm、205nm、225nm、245nm、265nm、300nm。

如圖4所示，選擇三方形孔陣列作為典型圖形。其中方形孔的大小為76nm×76nm，共392個。

如圖5A-5B所示，選擇半稀疏標準方形孔陣列以及交錯標準方形孔陣列作為典型圖形。其中方形孔的大小為76nm×76nm，內部周期分別為165nm和255nm，方形孔數目從1個變化到7個，總共1372個設計。

步驟S2：對選取的設計版圖小區域版圖進行基於像素的掩模優化，輸出每個設計版圖小區域的掩模設計的像素灰度圖。具體地，基於像素的掩模優化方法不進行限制，本實施例採用邊緣位置誤差作為優化函數，採用梯度下降算法進行優化，獲得如圖6A-6D所示的每個設計版圖小區域的掩模優化像素灰度圖，其中圖6A是標準方形孔陣列小區域在基於像素的掩模優化方法優化後獲得的掩模優化像素灰度圖；6B是線空周期圖形小區域在基於像素的掩模優化方法優化後獲得的掩模優化像素灰度圖；6C是三方形孔陣列圖形小區域在基於像素的掩模優化方法優化後獲得的掩模優化像素灰度圖；6D是半稀疏交錯標準方形孔陣列圖形小區域在基於像素的掩模優化方法優化後獲得的小區域的掩模像素灰度圖。

步驟S3：利用步驟S2中獲取的小區域掩膜像素灰度圖和其對應的小區域設計版圖，建立BP人工神經網絡模型。具體包括步驟S31-S40。

步驟S31：將步驟S2中的小區域掩膜像素灰度圖對應的設計版圖作為輸入向量，步驟S2中獲取的小區域掩膜像素灰度圖作為期望輸出向量，建立BP人工神經網絡模型。

請參閱圖7，BP人工神經網絡模型包括輸入層、隱藏層以及輸出層。網絡結構定義：假設輸入層有n個神經元，隱含層有p個神經元，輸出層有q個神經元。本實施例中採用輸入層為40*40個節點，具有兩個隱含層結構，輸出層可以為一個或多個節點，優選為一個節點。

變量定義：輸入向量：x＝(x1，x2，…，xn)；

本實施例中輸入向量為步驟S2中獲取的小區域的設計版圖灰度圖像對應在全晶片上的小區域設計版圖，n＝1600。

隱含層輸入向量：hi＝(hi1，hi2，…hip)；

隱含層輸出向量：ho＝(ho1，ho2，…hop)；

輸出層輸入向量：yi＝(yi1，yi2，…yiq)；

輸出層輸出向量：yo＝(yo1，yo2，…yoq)；

輸出向量為當前網絡輸出的小區域的設計版圖對應的掩膜設計灰度圖。

期望輸出向量：d0＝(d1，d2，…dq)；

設定步驟S3中獲取的小區域掩膜像素灰度圖為期望輸出向量。

輸出層與中間層的連接權值：wih；

隱含層與輸出層的連接權值：who；

隱含層各神經元的閥值：bh；

輸出層各神經元的閥值：b0；

樣本數據個數：k＝1,2,…m；

激活函數：f(*)；

誤差函數：

步驟S3中獲取的小區域掩膜像素灰度圖以及網絡輸出的小區域的設計版圖對應的掩膜設計灰度圖之間的誤差。

步驟S32：網絡初始化。具體地，給各連接權值分別賦一個區間(-1,1)內的隨機數值，設定誤差函數E，給定計算精度值ε和最大學習次數M。

步驟S33：隨機選取第k個輸入樣本及對應期望輸出。

X(k)＝(x1(k)，x2(k)，…，xn(k))；

d0(k)＝(d1(k)，d2(k)，…dq(k))；

步驟S34：計算隱含層各個神經元的輸入和輸出。

hoh(k)＝f(hih(k))h＝1,2，…p；

yoo(k)＝f(yi0(k))o＝1,2，…q。

步驟S35：利用期望輸出和實際輸出計算誤差函數對輸出層的各神經元的偏導數δ0(k)。

步驟S36：利用隱含層到輸出層的連接權值、輸出層的δ0(k)和隱含層的輸出計算誤差函數對隱含層各神經元的偏導數δh(k)。

步驟S37：利用輸出層各神經元的偏導數δ0(k)和隱含層各神經元的輸出來修正輸出層的連接權值who(k)

步驟S38：利用隱含層各神經元的偏導數δh(k)和輸入層各神經元的輸入修正連接權wih(k)。

步驟S39：計算誤差函數E。

步驟S40：判斷誤差函數E的值是否滿足要求，當誤差函數E的值到預設精度或學習次數大於設定的最大次數，則結束算法，可以應用於掩膜設計的灰度圖像；否則，選取下一個學習樣本及對應的期望輸出，返回到步驟S43，進入下一輪學習，直至誤差函數E的值到預設精度或學習次數大於設定的最大次數。

BP人工網絡模型可以將輸入的設計版圖進行優化，將設計版圖優化為可以應用於掩膜設計的灰度圖像，並輸出該掩膜設計灰度圖像。

步驟S4：將全晶片設計版圖送入步驟S3所建立的BP人工網絡模型，獲得全晶片設計版圖的掩膜設計灰度圖。

步驟S5：將步驟S4中獲得的全晶片設計版圖的掩膜設計灰度圖進行基於像素的掩模優化進行微調，獲得微調修正後的全晶片設計版圖的灰度圖。

步驟S6：根據掩模製造標準，將步驟S5中所獲取的全晶片設計版圖掩膜設計灰度圖進行二值化處理並提取多邊形圖形，必要時可以做基於多邊形的掩膜像素優化，從而形成基於多邊形的掩模設計圖形，輸出可以被製造的掩模設計圖案。

請參閱圖8A-8D，在步驟S4中獲取的全晶片設計版圖的掩膜設計灰度圖中隨機抓取4個1.5mm×1.5mm的區域(標記為區域1，區域2，區域3，區域4)，其對應的掩膜設計灰度圖如8A-8D所示。

實驗對比：

在步驟S4中獲取的全晶片設計版圖的掩膜設計灰度圖中隨機抓取4個1.5mm×1.5mm的區域(標記為區域1，區域2，區域3，區域4)，將該4個小區域經過基於像素的掩模優化的微調，即優化迭代次數17次，獲得該四個小區域的微調後的掩膜設計灰度圖，並進行光刻性能測試。

與步驟S1中的設計版圖中相同的地方抓取區域1，區域2，區域3，區域4。將這4個小區域經過基於像素的掩模優化的微調，即優化迭代次數50次，獲得該四個小區域的微調後的掩膜設計灰度圖，並進行光刻性能測試，經BP人工神經網絡優化以及傳統的基於像素掩膜優化的光刻性能測試比較結果如下表1。

表1：

本實施例中光刻性能採用在PV-band進行衡量。PV-band的計算如下：

PV-band＝max(EPE@PW_conditions)-min(EPE@PW_conditions)；式中EPE表示矽片上輪廓與目標設計圖形之間的位置誤差；PW_conditions是光刻工藝曝光條件，本實施例中採用離焦在正負40nm，曝光劑量誤差在±3％。

從表1中看出採用本發明的基於BP人工神經網絡的掩模灰度圖優化可以獲得與傳統掩模灰度圖優化具有相同水平的優化精度，且能將優化迭代次數從50次減少到17次，故此提高優化速度65％左右。

請參閱圖9，本發明還提供第二實施例，第二實施例與第一實施例不同的是。

還包括步驟S51：將步驟S5中出現的潛在缺陷圖形添加到步驟S1的典型圖形區域中，並可作為隨後步驟S3的BP人工神經網絡訓練樣本。

具體地，為了進一步提高實施例一中BP人工神經網絡對掩模灰度圖的優化能力，本實施例將全晶片中潛在的缺陷圖形添加到步驟S1中的典型圖形區域內，並作為隨後步驟S3的人工神經元網絡訓練樣本。

潛在的缺陷圖形可以是基於以往的經驗確定的圖形，也可以是步驟S4中設計版圖小區域在基於BP人工神經網絡模型優化後發現的缺陷圖形，還可以是步驟S5中經過優化微調後和/或經過後續掩模多邊形轉換後進行掩模驗證工作發現的缺陷圖形，將缺陷圖形反饋增加到步驟S1典型設計版圖小區域中，重新進行步驟S2和步驟S3的BP人工神經網絡模型優化，從而形成了一個閉環循環優化過程，可以按照需要進行整個流程的循環優化。

在本實施例中定義將某點的PV-band>5nm的圖形定義為缺陷，並在實施例1的步驟S4後進行掩模驗證，隨機選取全晶片設計版圖中的兩個小區域記為區域a，和區域b，對區域a和區域b內的缺陷圖形數目進行檢測，並將檢測到的缺陷圖形數目做記錄。

將步驟S4後檢測到的缺陷圖形重新放到步驟1的典型設計版圖區域中，並重新執行步驟S2、步驟S3和步驟S4，重新檢測區域a和區域b內缺陷數目做記錄，並與第一次檢測到的結果相比，結果如表2所示。

表2

從表2中可以看本實施例將缺陷圖形重新放到步驟1的典型設計版圖區域中，並作為BP人工神經網絡的訓練樣本，這樣可以有效減少全晶片設計版圖中的設計缺陷圖形，進而減少了BP人工神經網絡對掩模優化的時間，從而提高人BP工神經網絡的優化能力。

本發明還提供一種計算機可讀的存儲介質，其用於存儲集成電路掩模設計的電腦程式，其特徵在於：所述電腦程式使得計算機執行以下步驟：

步驟S1：提供一種集成電路的全晶片設計版圖，在全晶片設計版圖中隨機抓取多個設計版圖小區域；

步驟S2：對選取的設計版圖小區域版圖進行基於像素的掩模優化，輸出每個設計版圖小區域的掩模設計的像素灰度圖；

步驟S3：利用步驟S2中獲取的小區域掩膜像素灰度圖和其對應的小區域設計版圖，建立BP人工神經網絡模型；以及

步驟S4：將全晶片設計版圖送入步驟S3所建立的BP人工網絡模型，獲得全晶片設計版圖的掩膜設計灰度圖。

步驟S5：將步驟S4中獲得的全晶片設計版圖的掩膜設計灰度圖進行基於像素的掩模優化進行微調，獲得微調修正後的全晶片設計版圖的灰度圖。

步驟S6：根據掩模製造標準，將步驟S5中所獲取的全晶片設計版圖掩膜設計灰度圖進行二值化處理並提取多邊形圖形，必要時可以做基於多邊形的掩膜像素優化，從而形成基於多邊形的掩模設計圖形，輸出可以被製造的掩模設計圖案。

步驟S1中的設計版圖小區域可以是典型圖形區域和/或關鍵圖形區域和/或已知缺陷版圖區域和/或隨機圖形區域。

與現有設計相比，本發明具有以下有益效果：

1、通過BP人工神經網絡對掩模灰度圖進行優化，獲取優化後的掩模灰度圖，加快了掩模灰度圖的優化速度，提高了全晶片掩模灰度圖的優化能力，實現快速的掩模優化，並且流程實現簡單。

2、通過將潛在的缺陷圖形添加到典型設計版圖小區域中，形成閉環系統調節，進一步減少全晶片設計版圖中的設計缺陷圖形，進而減少了掩模優化的時間。

以上所述僅為本發明較佳實施例而已，並不用以限制本發明，凡在本發明原則之內所作的任何修改，等同替換和改進等均應包含本發明的保護範圍之內。