一種反熔絲型fpga系統復位電路的製作方法
2023-05-04 02:17:26 1
專利名稱：一種反熔絲型fpga系統復位電路的製作方法
技術領域：
本發明屬於復位電路技術領域，具體涉及一種反熔絲型FPGA系統復位電路。
背景技術：
現有的FPGA系統中復位電路的設計方法是在FPGA內對異步復位信號進行同步， 產生同步復位信號，當FPGA系統中引入的時鐘信號的有效沿發生變化時，對被復位信號起到復位作用。需要注意的是在上電時，時鐘源上電穩定輸出和FPGA上電及配置完成都是同步復位有效的前提條件。通用的FPGA(比如xilinx公司生產的FPGA)由於器件本身的特性，內部的GSR信號在配置結束時自動把所有的寄存器和鎖存器按設計要求復位或是置位。但是對於反熔絲型FPGA，上電時不對內部寄存器進行自動配置。這種復位電路對反熔絲型FPGA不適用，並且只是同步復位，無法實現反熔絲型FPGA要求的異步復位。
發明內容
本發明的目的是提供一種用於反熔絲型FPGA系統的可靠復位的反熔絲型FPGA系統復位電路。本發明是這樣實現的一種反熔絲型FPGA系統復位電路，它包括外部復位門限電路、上電復位信號生成電路和異步復位信號生成電路；所述外部復位門限電路與異步復位信號生成電路連接，它接收遙控復位信號，去除遙控復位信號中的抖動，為異步復位信號生成電路提供外部復位信號；上電復位信號生成電路與異步復位信號生成電路連接，它為異步復位信號生成電路提供上電復位信號；異步復位信號生成電路接收外部復位信號和上電復位信號，濾除外部復位信號和上電復位信號中的競爭冒險引起的毛刺，生成異步復位信號，並對該異步復位信號進行同步釋放。如上所述的異步復位信號生成電路，濾除外部復位信號和上電復位信號中的競爭冒險引起的毛刺後，進行邏輯與操作，生成異步復位信號。如上所述的外部復位門限電路包括上拉電阻、第一匹配電阻、第一匹配電容、第一反向器、隔直電容、第二匹配電阻、第一保護二極體和第二保護二極體；上拉電阻的一端與電源連接，另一端與第一匹配電阻的一端和第一保護二極體的正端連接；第一保護二極體的負端接收遙控復位信號；第一匹配電阻的另一端與第一匹配電容的一端和第一反向器的輸入端連接；第一匹配電容的另一端接地；第一反向器的輸出端與隔直電容的一端連接； 隔直電容的另一端與第二保護二極體的負端、第二匹配電阻的一端和第二反向器的輸入端連接；第二匹配電阻的另一端和第二保護二極體的正端接地；第二反向器的輸出端與異步復位信號生成電路的第一輸入端和第二輸入端連接，向外輸出外部復位信號。如上所述的上拉電阻取值2kQ、第一匹配電阻的阻值為IOkQ、第一匹配電容的電容為0. 47 μ F。如上所述的上電復位信號生成電路包括第三匹配電阻、第二匹配電容、第三反向器和第四反向器；第三匹配電阻的一端與電源連接，第三匹配電阻的另一端與第二匹配電容的一端和第三反向器的輸入端連接；第二匹配電容的另一端接地；第三反向器的輸出端與第四反向器的輸入端連接；第四反向器的輸出端與異步復位信號生成電路的第三輸入端和第四輸入端連接，向外輸出上電復位信號。如上所述的第三匹配電阻的阻值為750k Ω、第二匹配電容的電容為0.47 μ F。如上所述的異步復位信號生成電路包括第一 BUFFER、第二 BUFFER、第三BUFFER、 第四BUFFER、第一邏輯或門、第二邏輯或門、邏輯與門、第一 D觸發器和第二 D觸發器；第一邏輯或門的第一輸入端為異步復位信號生成電路的第一輸入端，第一 BUFFER 的輸入端為異步復位信號生成電路的第二輸入端；第一 BUFFER的輸出端與第二 BUFFER的輸入端連接，第二 BUFFER的輸出端與第一邏輯或門的第二輸入端連接；第一邏輯或門的輸出端與邏輯與門的第一輸入端連接；第二邏輯或門的第一輸入端為異步復位信號生成電路的第三輸入端，第三BUFFER 的輸入端為異步復位信號生成電路的第四輸入端；第三BUFFER的輸出端與第四BUFFER的輸入端連接；第四BUFFER的輸出端與第二邏輯或門的第二輸入端連接；第二邏輯或門的輸出端與邏輯與門的第二輸入端連接；邏輯與門的輸出端與第一 D觸發器的清零端和第二 D觸發器的清零端連接；第一 D觸發器的時鐘輸入端接收時鐘信號，第一 D觸發器的輸出端與第二 D觸發器的輸入端連接；第二 D觸發器的時鐘輸入端接收時鐘信號；第二 D觸發器的輸出端向外發出異步復位信號。如上所述的異步復位信號生成電路基於FPGA實現。如上所述的異步復位信號生成電路基於被復位的反熔絲FPGA實現。如上所述的外部復位信號為低電平有效的脈衝信號，上述外部復位信號的幅值為 3. 3V或5V，脈衝寬度大於IOms ；上電復位信號低電平寬度大於25ms。本發明的有益效果是本發明採用外部復位信號門限電路，該電路採用電容充放電原理，有效去除了遙控復位信號中的抖動。通過改變電路的參數，可以改變該電路的門限值，實現了對不同寬度抖動信號的濾除。本發明採用異步復位信號生成電路，同時設置兩級BUFFER、匹配邏輯或門，消除了異步復位信號沿和時鐘沿的競爭冒險，實現了反熔絲型FPGA系統的異步復位以及異步復位信號的同步釋放。解決了通常的異步復位信號沿和時鐘沿有競爭冒險的情況下，導致異步復位無效的難題。
圖1是本發明的一種反熔絲型FPGA系統復位電路的結構原理圖；圖2是本發明的一種反熔絲型FPGA系統復位電路外部復位門限電路的電路原理圖；圖3是本發明的一種反熔絲型FPGA系統復位電路上電復位信號生成電路的電路原理圖；圖4是本發明的一種反熔絲型FPGA系統復位電路異步復位信號生成電路的電路原理圖；圖中2.上拉電阻，3.第一保護二極體，4.第一匹配電容，5.第一匹配電阻，6.第一反向器，7.隔直電容、8.第二匹配電阻，9.第二保護二極體，10.第二反向器，11.第一 BUFFER, 12.第二 BUFFER，13.第一邏輯或門，14.第三匹配電阻，15.第二匹配電容，16.第三反向器，17.第四反向器，18.第三BUFFER，19.第四BUFFER，20.第二邏輯或門，21.邏輯與門，23.第一 D觸發器，24.第二 D觸發器。
具體實施例方式下面結合附圖和實施例對本發明的一種反熔絲型FPGA系統復位電路進行介紹如圖1所示，一種反熔絲型FPGA系統復位電路，包括外部復位門限電路、上電復位信號生成電路和異步復位信號生成電路。所述外部復位門限電路與異步復位信號生成電路連接，它接收遙控復位信號，去除遙控復位信號中的抖動，為異步復位信號生成電路提供外部復位信號。所述的外部復位信號為低電平有效的脈衝信號，上述外部復位信號的幅值為3. 3V或5V，脈衝寬度大於 IOms0在本實施例中，對於反熔絲型FPGAA42MX36，異步復位信號的幅值為5V，脈衝寬度為10ms。外部復位門限電路包括上拉電阻2、第一匹配電阻5、第一匹配電容4、第一反向器 6、隔直電容7、第二匹配電阻8、第一保護二極體3和第二保護二極體9。上拉電阻2的一端與電源(5V或3. 3V)連接，另一端與第一匹配電阻5的一端和第一保護二極體3的正端連接。第一保護二極體3的負端接收遙控復位信號。第一匹配電阻5的另一端與第一匹配電容4的一端和第一反向器6的輸入端連接。第一匹配電容4的另一端接地。第一反向器6 的輸出端與隔直電容7的一端連接。隔直電容7的另一端與第二保護二極體9的負端、第二匹配電阻8的一端和第二反向器10的輸入端連接。第二匹配電阻8的另一端和第二保護二極體9的正端接地。第二反向器10的輸出端與異步復位信號生成電路的第一輸入端和第二輸入端連接，向外輸出外部復位信號。所述的遙控復位信號為開路集電極輸出，常態為不導通狀態，「0」電平有效。在本實施例中，遙控復位信號持續時間大於10ms。外部復位信號門限電路採用電容充放電原理，門限寬度取決於上拉電阻2、第一匹配電阻5、第一匹配電容4的取值。以需要濾除小於6ms的毛刺信號，通過6ms以上的有效復位信號為例，上拉電阻2取值^Ω、第一匹配電阻5取值IOkQ、第一匹配電容4取值 0.47 μ F。當遙控復位信號線上出現脈衝寬度小於6ms的毛刺時，毛刺被濾除。當遙控復位信號寬度大於6ms時，遙控復位信號通過門限電路經過異步復位信號生成電路進入FPGA。 通過外部復位門限電路保證對電路中引入的毛刺誤復位信號的濾除以及正常外部復位信號的有效通過。上電復位信號生成電路與異步復位信號生成電路連接，它為異步復位信號生成電路提供上電復位信號，反熔絲型FPGA器件上電時間不大於25ms，因此上電復位信號低電平寬度應大於25ms。在本實施例中，上電復位信號低電平時間為125ms。所述的上電復位信號生成電路包括第三匹配電阻14、第二匹配電容15、第三反向器16和第四反向器17。第三匹配電阻14的一端與電源(5V或3. 3V)連接，第三匹配電阻14的另一端與第二匹配電容15的一端和第三反向器16的輸入端連接。第二匹配電容15的另一端接地。第三反向器16的輸出端與第四反向器17的輸入端連接。第四反向器17的輸出端與異步復位信號生成電路的第三輸入端和第四輸入端連接，向外輸出上電復位信號。上述反向器優選為施密特特性反向器。上電復位信號脈衝寬度主要由第三匹配電阻14和第二匹配電容15確定，脈衝寬度與第三匹配電阻14和第二匹配電容15的關係為
權利要求
1.一種反熔絲型FPGA系統復位電路，其特徵在於它包括外部復位門限電路、上電復位信號生成電路和異步復位信號生成電路；所述外部復位門限電路與異步復位信號生成電路連接，它接收遙控復位信號，去除遙控復位信號中的抖動，為異步復位信號生成電路提供外部復位信號；上電復位信號生成電路與異步復位信號生成電路連接，它為異步復位信號生成電路提供上電復位信號；異步復位信號生成電路接收外部復位信號和上電復位信號， 濾除外部復位信號和上電復位信號中的競爭冒險引起的毛刺，生成異步復位信號，並對該異步復位信號進行同步釋放。
2.根據權利要求1所述的電路，其特徵在於所述的異步復位信號生成電路，濾除外部復位信號和上電復位信號中的競爭冒險引起的毛刺後，進行邏輯與操作，生成異步復位信號。
3.根據權利要求1或2所述的電路，其特徵在於所述的外部復位門限電路包括上拉電阻(2)、第一匹配電阻(5)、第一匹配電容(4)、第一反向器(6)、隔直電容(7)、第二匹配電阻(8)、第一保護二極體(3)和第二保護二極體(9)；上拉電阻(2)的一端與電源連接，另一端與第一匹配電阻(5)的一端和第一保護二極體(3)的正端連接；第一保護二極體(3)的負端接收遙控復位信號；第一匹配電阻(5)的另一端與第一匹配電容的一端和第一反向器(6)的輸入端連接；第一匹配電容⑷的另一端接地；第一反向器(6)的輸出端與隔直電容(7)的一端連接；隔直電容(7)的另一端與第二保護二極體(9)的負端、第二匹配電阻 (8)的一端和第二反向器(10)的輸入端連接；第二匹配電阻(8)的另一端和第二保護二極體(9)的正端接地；第二反向器(10)的輸出端與異步復位信號生成電路的第一輸入端和第二輸入端連接，向外輸出外部復位信號。
4.根據權利要求3所述的電路，其特徵在於所述的上拉電阻(2)取值^Ω、第一匹配電阻(5)的阻值為IOkQ、第一匹配電容⑷的電容為0.47 μ F。
5.根據權利要求1或2所述的電路，其特徵在於所述的上電復位信號生成電路包括第三匹配電阻(14)、第二匹配電容(15)、第三反向器(16)和第四反向器(17)；第三匹配電阻(14)的一端與電源連接，第三匹配電阻(14)的另一端與第二匹配電容(15)的一端和第三反向器(16)的輸入端連接；第二匹配電容(15)的另一端接地；第三反向器(16)的輸出端與第四反向器(17)的輸入端連接；第四反向器(17)的輸出端與異步復位信號生成電路的第三輸入端和第四輸入端連接，向外輸出上電復位信號。
6.根據權利要求5所述的電路，其特徵在於所述的第三匹配電阻(14)的阻值為 750kQ、第二匹配電容(15)的電容為0.47 μ F。
7.根據權利要求1或2所述的電路，其特徵在於所述的異步復位信號生成電路包括第一 BUFFER(ll)、第二 BUFFER(12)、第三 BUFFER(18)、第四 BUFFER(19)、第一邏輯或門 (13)、第二邏輯或門(20)、邏輯與門(21)、第一 D觸發器03)和第二 D觸發器Q4)；第一邏輯或門(1 的第一輸入端為異步復位信號生成電路的第一輸入端，第一 BUFFER(ll)的輸入端為異步復位信號生成電路的第二輸入端；第一 BUFFER(11)的輸出端與第二 BUFFER(12)的輸入端連接，第二 BUFFER(12)的輸出端與第一邏輯或門(1 的第二輸入端連接；第一邏輯或門(1 的輸出端與邏輯與門的第一輸入端連接；第二邏輯或門00)的第一輸入端為異步復位信號生成電路的第三輸入端，第三BUFFER(18)的輸入端為異步復位信號生成電路的第四輸入端；第三BUFFER(18)的輸出端與第四BUFFER(19)的輸入端連接；第四BUFFER(19)的輸出端與第二邏輯或門00)的第二輸入端連接；第二邏輯或門OO)的輸出端與邏輯與門的第二輸入端連接；邏輯與門的輸出端與第一 D觸發器的清零端和第二 D觸發器04)的清零端連接；第一 D觸發器 (23)的時鐘輸入端接收時鐘信號，第一 D觸發器的輸出端與第二 D觸發器04)的輸入端連接；第二 D觸發器04)的時鐘輸入端接收時鐘信號；第二 D觸發器04)的輸出端向外發出異步復位信號。
8.根據權利要求7所述的電路，其特徵在於所述的異步復位信號生成電路基於FPGA 實現。
9.根據權利要求8所述的電路，其特徵在於所述的異步復位信號生成電路基於被復位的反熔絲FPGA實現。
10.根據權利要求1所述的電路，其特徵在於所述的外部復位信號為低電平有效的脈衝信號，上述外部復位信號的幅值為3. 3V或5V，脈衝寬度大於IOms ；上電復位信號低電平寬度大於25ms。
全文摘要
本發明屬於復位電路技術領域，具體涉及一種反熔絲型FPGA系統復位電路，目的是提供一種用於反熔絲型FPGA系統的可靠復位的電路。它包括外部復位門限電路、上電復位信號生成電路和異步復位信號生成電路；所述外部復位門限電路與異步復位信號生成電路連接，為異步復位信號生成電路提供外部復位信號；上電復位信號生成電路與異步復位信號生成電路連接，它為異步復位信號生成電路提供上電復位信號；異步復位信號生成電路接收外部復位信號和上電復位信號，生成異步復位信號。本發明採用異步復位信號生成電路，同時設置兩級BUFFER、匹配邏輯或門，消除了異步復位信號沿和時鐘沿的競爭冒險，實現了反熔絲型FPGA系統的異步復位。
文檔編號H03K17/22GK102487273SQ20101056877
公開日2012年6月6日 申請日期2010年12月1日 優先權日2010年12月1日
發明者餘莉, 龐葳, 張秋月, 梁屹, 梁傑 申請人:航天科工慣性技術有限公司