一種寬帶頻率綜合器的低誤差高速頻率自動校準電路的製作方法

2023-04-22 22:24:56 1

專利名稱：一種寬帶頻率綜合器的低誤差高速頻率自動校準電路的製作方法
技術領域：
本發明屬於射頻無線收發機集成電路技術領域，具體涉及一種用於寬帶頻率綜合
器中的頻率自動校準電路。
背景技術：
隨著技術的不斷發展，人們對無線通信的要求越來越高。對現在的多模無線通信收發機以及未來的軟體定義無線電、可重構無線電應用來說，寬帶頻率綜合器的實現是一個重點也是個難點。 在寬帶頻率綜合器中，為了在一個低相位噪聲的前提下覆蓋寬的頻率範圍，電容電感壓控振蕩器通常都會通過開關電容陣列來實現多調諧曲線。為了選擇最優的調諧曲線，許多自動頻率校準技術得以應用。但是自動頻率校準技術的應用，會使頻率綜合器的總鎖定時間等於鎖相環環路的鎖定時間加上自動頻率校準電路的選頻時間。為了不惡化總的鎖定時間，自動頻率校準的時間希望儘可能的小。 現有的自動頻率校準技術大致可以分為兩類模擬自動頻率校準技術和數字自動頻率校準技術。模擬自動頻率校準技術的複雜度較高且對失配非常敏感；而數字自動頻率校準技術雖然對失配不敏感，但存在一定的計數誤差，實驗證明，這種數字校準中的計數誤差是可以通過增加計數時間而被減小的。然而增加計數時間意味著增加自動頻率校準的時間，它的直接代價就是使寬帶頻率綜合器的頻率鎖定時間延長，不能滿足頻率快速可重構的要求。因此，研究既能減小自動頻率校準的時間，又能減低計數誤差的AFC(頻率自動校準)技術，對AFC技術直接應用到無線通信多模收發機、軟體定義無線電收發機和可重構收發機起到決定性作用。

發明內容
本發明的目的在於提供一種既能減小自動頻率校準的時間，又能降低計數誤差的用於帶頻率綜合器中的頻率自動校準電路。 本發明提出的低誤差高速頻率自動校準方法，和原來單純的延長計數時間的方法相比，將自動校準的時間縮短為原來的二分之一 ；或者換種說法，在相同的自動校準時間內，本發明的技術能夠使計數誤差減小為原來的一半。因此，我們提出的這種自動校準技術，既能減小自動頻率校準的時間，又能減低計數誤差，大大緩解了總鎖定時間和計數誤差間的矛盾。 為了實現低誤差高速的頻率自動校準，本發明採用兩個並行的計數器來代替原來的單個計數器對輸入信號進行計數。但是，如果僅僅用兩個計數器，還是對同一個輸入信號進行計數，那麼計數誤差並不會減小，而僅僅是將計數時間縮短一倍，同時計數誤差也增大了一倍。因此，我本發明在第二計數器的前面加上一個反相器，通過對其中一路輸入信號進行反相的處理，來實現降低誤差的功能。綜上所述，本發明的技術方案是採用兩個並行的計數器分別對原輸入信號和原輸入信號的反相信號進行計數，將這兩個計數結果相加得到總的計數值N。nte，然後再和編碼量進行比較，從而完成自動校準的過程。
本發明提出的自動校準方法降低誤差的原理分析如下 傳統的自動校準結構是對輸入信號fv。。在時間Tmte內計數。且理論上的計數值為fvco x Tcntr = fvc0 x = C.F
W (1) 其中，p = 2n(n為自然數)用來減小分數誤差，C.F為任意一個小數，C為其整數 部分，F為其小數部分。但計數值N。ntr顯然只能為整數，並可能為C也可能為C+l。且如圖 7 (A) (B)所示，如果從一個周期內的區域a開始計數，計數值將為C ;如果從區域b開始計 數，計數值將為C+l。區域a和區域b的定義如圖7(A)和式(2) (3)所示，其分別在一個周 期Tp內所佔的時間長度為
Ta = TP_Tb (2)
Tb = (C. F-C) TP (3) 這樣C.F與C或C+1就會產生計數誤差，誤差大小為1/C.F。並且如果將計數時間 延長1倍，那麼誤差會減為原來的一半，變為^J 圖2為本發明提出的頻率自動校準電路結構，由輸入級、計算時間控制器、編碼 器、比較器和狀態機經電路連接組成。其中，輸入級由一個反相器和二個並行的計數器以及 一個加法器構成，其中， 一個計數器直接接輸入信號，另 一個計數器通過反相器再接輸入信 號；兩個計數器的輸出接入加法器，有加法器得到總的計數值。本發明通過一個反相器產生
兩個相差180°的信號fVC0和fVC0。兩個計數器分別並行對這兩路信號進行計數，然後相 加得到最後總的計數值N。ntr，這時理論上得到的總計數值為2 x fvco x Tcntr = 2 x fvco x ^= 2 x C.F
tref (4) 如圖8(A)所示，如果Ta 0. 5，那麼總計 數值等於C+(C+1) = 2C+1或者(C+1) + (C+1) = 2C+2。又因為0. 5 < 0.F < l，所以2C+1
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< 2XC.F < 2C+2，此時的誤差可計算為:^^r^
2 x G.F 。 如圖8(B)所示，如果L^Tb，由式(2) (3)即可得C. F_C = 0. F《0. 5，那麼總計數 值等於C+C = 2C或者C+ (C+l) = 2C+1 。又因為0《0.F《0.5，所以2C《2XC.F《2C+1 ，
此時的誤差也可計算為^4^
2 x C.F 。 綜上所述，本發明提出的頻率自動校準電路結構在計數時間長度同為T。nte的前提
下，將計數誤差降為^4^或者在獲得同樣的計數誤差;^4^的前提下，計數時間比原先 z x "r 。 2 x C.F
縮短50%，頻率自動校準的工作時間也就縮短了約50%。 本發明中，根據上述同樣的原理，所述輸入級也可採用如圖3所示的結構。它由一 個除二除法器和4個並行的計算器以及一個加法器構成，其中，除二除法器連接輸入信號， 將輸入信號分為相差90。的信號(0° 、90° 、180° 、270° )分別送入4個並行的計數器，4 個計數器的計數值分別送入加法器，相加得到總的計數值。
本發明的頻率自動校準電路，其計數時間控制器由一個分頻器構成，這個分頻器 對參考時鐘頻率進行分頻，並利用分頻後得到的信號去控制輸入級計數器。具體如圖2所 示，利用分頻後信號的高電平作為計數器的使能電平，也就是說計數器的計數時間長度為 T 其編碼器由一個移位器構成，這個移位器對寬帶小數頻率綜合器的分頻比進行移 位，或者等效於將分頻比乘以P(P = 2n， n為自然數)，得到編碼量Nd^
其比較器由一個減法器構成，將輸入級得到的計數值N。nte和編碼器得到的編碼量 N^進行比較，得到差值e 。 其狀態機的狀態轉換圖如圖4所示。狀態機根據比較的結果來判斷是向上選頻還
是向下選頻，並且確定選頻的結束時間。 有益效果 使用本發明提出的頻率自動校準電路結構的優點在於，通過在傳統的頻率自動校 準結構(如圖l所示)的基礎上增加有限的硬體開銷，使得頻率校準的誤差大大減小，校準 時間因而大大縮短。另外，儘管增加了額外的硬體，但是由於校準時間的縮短，功耗並不會 增大。因此，該結構實用性和靈活性強，可以用於針對各種不同協議和應用的寬帶頻率綜合 器當中。


圖1傳統的頻率自動校準電路結構示意圖，圖2本發明頻率自動校準電路結構示意圖，虛線框內為權利要求1 。圖3為基於除二除法器的四並行計數器的輸入級結構圖。圖4為狀態機的狀態圖。圖5全定製設計的計數器低三位。圖6用於計數器的帶異步復位的真單相時鐘(TSPC) D觸發器電路圖。圖7計數器計數的時序圖，其中(A)區域a和區域b的定義，(B)從區域b開始計數的情況，(C)從區域a開始計數的情況。圖8本發明中的計數器計數的時序圖，其中(A)L〈Tb的情況(B)L^Tb的情況圖9應用本發明的寬帶分數分頻頻率綜合器。圖10寬帶頻率綜合器的鎖定特性仿真結果。
具體實施例方式
具體實施方式
按圖2所示的結構，除了輸入級，其餘的模塊全部用基於標準單元 的數字定製設計方法實現。先用VerilogHDL編寫各模塊的行為級可綜合代碼，然後在 Mentor公司的仿真器ModelSim裡進行仿真、驗證功能的正確性，接著使用Synopsys公司的 邏輯綜合工具DC將行為級代碼綜合成RTL級代碼，最後用Synopsys公司的自動布局布線工具Astro將RTL級代碼自動布局布線生成版圖並生成時序文件在Synopsys公司的時序 驗證工具PT裡進行最後的時序驗證。另外，所用的工藝是臺灣半導體製造公司(TSMC)的 0. 13um的數字邏輯工藝，其中的標準單元的IP核由ARM公司提供。 輸入級的計數器由於要對頻率高達幾個GHz的輸入信號fv。。進行計數，因此採用 基於標準單元的半定製設計方法是不能設計出工作在這麼高頻率的計數器的。於是計數器 的低三位必須採用全定製的設計方法，其結構圖如圖5所示，由一個多路選擇器(MUX)和三 個D觸發器(DFF)構成。其中D觸發器採用帶有異步復位功能的真單相時鐘(TSPC)D觸發 器，這種觸發器的電路圖如圖6所示。因為經過這三級後，輸入信號的頻率已經大大降低， 為了減少設計複雜性，計數器的後幾位全部採用如上所述的基於標準單元的數字半定製設 計方法來設計。 該頻率自動校準技術，應用於一個寬帶小數分頻頻率綜合器中，該寬帶頻率綜合 器的結構圖如圖9所示，圖IO的PLL鎖定時間仿真結果顯示，本發明提出的頻率自動校準 技術能正常工作，且在64條頻率曲線的情況下，頻率自動校準的工作時間只有3us，如圖10 的"AFCtime"所示。
權利要求
一種頻率自動校準電路，共由下面五部分組成輸入級、計數時間控制器、編碼器、比較器和狀態機，其特徵在於輸入級由一個反相器和兩個並行的計數器以及一個加法器構成，其中，一個計數器直接接輸入信號，另一個計數器通過反相器再接輸入信號；兩個計數器的輸出接入加法器，有加法器得到總的計數值；或者所述輸入級由一個除二除法器和四個並行計數器以及一個加法器構成，其中，除二除法器連接輸入信號，將輸入信號分為相差90°的信號分別送入4個並行的計數器，4個計數器的計數值分別送入加法器，相加得到總的計數值。
2. 根據權利要求1所述的頻率自動校準電路，其特徵在於所述計數器的低3位採用全 定製設計，有一個多路選擇器和3個D觸發器依次電路連接構成，其中D觸發器採用真單相 時鐘D觸發器；計算器的後幾位全部採用基於標準單元的數字半定製設計。
全文摘要
本發明屬於射頻無線收發機集成電路設計技術領域，具體涉及一種頻率自動校準電路。該頻率自動校準電路結構由五部分構成輸入級、計數時間控制器、編碼器、比較器和狀態機。與傳統輸入級中僅用一個計數器的結構相比，本發明中的輸入級採用兩個並行的計數器和一個反相器以及一個加法器。通過這種結構，使頻率自動校準中的計數誤差大大減小，或者在計數誤差一定的情況下，大大縮短頻率校準的時間。本發明可用於現在多模收發機以及未來軟體定義無線電(Software Defined Radio)和認知無線電(CognitiveRadio)的寬帶頻率綜合器的頻率自動校準。
文檔編號H03L7/16GK101741382SQ200910199048
公開日2010年6月16日 申請日期2009年11月19日 優先權日2009年11月19日
發明者任俊彥, 周謹, 李寧, 李巍, 黃德平 申請人:復旦大學