信號間延遲處理方法及裝置的製作方法

2023-04-22 18:05:51

專利名稱：信號間延遲處理方法及裝置的製作方法
技術領域：
本發明涉及通信領域，具體而言，涉及一種信號間延遲處理方法及裝置。
背景技術：
網絡和匯聚是100G以及超100G發展的主要驅動力，提高匯聚容量可以應對不斷增長的業務需求。目前40G光傳輸系統主要採用自相干接收方式，限制了偏振復用技術的應用。為了提高傳輸性能，100G光傳輸系統採用了偏振復用差分正交相移鍵控(PolarizationMultiplexed-Differential Quadrature Reference Phase Shift Keying,簡稱為PM-DQPSK)調製方式，發射端分為偏振復用以及DQPSK調製兩部分，接收端分為偏振解復用以及差分正交相移鍵控(Differential Quadrature Reference Phase Shift Keying,簡稱為PM-DQPSK) DQPSK解調兩部分。圖1為100G光傳輸系統接收端偏振解復用及解調的示意圖，由相干接收和數位訊號處理共同完成。100G光信號經過相干接收後產生偏振態X和Y的I路、Q路信號(Ix、Iy、Qx、Qy)，完成光電轉換；之後經過ADC轉換產生數位訊號送給多路serdes (串並轉換器)，完成模數轉換以及串並轉換；之後並行數據經過解復用以及解調處理。上述實現方案中解復用以及解調處理要求偏振態X和Y以及同一偏振態I路和Q路數據嚴格對齊。但是相干接收產生的偏振態X和Y的I路、Q路信號經過ADC採樣後送給多路serdes的數據會存在符號間的延遲，這會導致解復用以及解調算法的處理結果不正確。針對相關技術中信號間的延遲導致數據解復用結果不正確的問題，目前尚未提出有效的解決方案。

發明內容
針對信號間的延遲導致數據解復用結果不正確的問題，本發明提供了一種信號間延遲處理方法及裝置，以解決該問題。根據本發明的一個方面，提供了一種信號間延遲處理方法，包括確定多路串行數位訊號的每一路串行數位訊號在N個採樣時鐘的誤碼率，其中，所述N個採樣時鐘中的每個採樣時鐘為恢復時鐘與N個內插相位之和，所述N個內插相位在預設的一個時鐘單位之內，其中，N為大於I的正整數；根據所述誤碼率，確定所述每一路串行數字所對應的內插相位；使用所述每一路串行數位訊號所對應的內插相位對該每一路串行數位訊號的時鐘進行調整。優選地，根據所述誤碼率，確定所述每一路串行數字所對應的採樣時鐘包括確定所述誤碼率中的最小值對應的採樣時鐘為該所述每一路串行數位訊號所對應的採樣時鐘。優選地，在使用所述每一路串行數位訊號所對應的內插相位對該每一路串行數位訊號的時鐘進行調整之後， 還包括對所述多路串行數位訊號進行串並轉換。
優選地，所述N個內插相位在所述預設的一個時鐘單位之內是均勻分布的。優選地，所述恢復時鐘為模數轉換器(Analog to Digital Converter,簡稱為ADC)輸出數據的同源時鐘和預設參考時鐘確定的時鐘。根據本發明的另一方面，提供了一種信號間延遲處理裝置，包括第一確定模塊，用於確定多路串行數位訊號的每一路串行數位訊號在N個採樣時鐘的誤碼率，其中，所述N個採樣時鐘中的每個採樣時鐘為恢復時鐘與N個內插相位之和，所述N個內插相位在預設的一個時鐘單位之內，其中，N為大於I的正整數；第二確定模塊，用於根據所述誤碼率，確定所述每一路串行數位訊號所對應的內插相位；調整模塊，用於使用所述每一路串行數位訊號所對應的內插相位對該每一路串行數位訊號的時鐘進行調整。優選地，所述第二確定模塊用於確定所述誤碼率中的最小值對應的採樣時鐘為該所述每一路串行數字所對應的採樣時鐘。優選地，上述裝置還包括轉換模塊，用於對所述多路串行數位訊號進行串並轉換。優選地，所述N個內插相位在所述預設的一個時鐘單位之內是均勻分布的。優選地，所述恢復時鐘為ADC輸出數據的同源時鐘和預設參考時鐘確定的時鐘。通過本發明，採用確定多路串行數位訊號的每一路串行數位訊號在N個採樣時鐘的誤碼率，其中，該N個採樣時鐘中的每個採樣時鐘為恢復時鐘與N個內插相位之和，該N個內插相位在預設的一個時鐘單位之內；根 據該誤碼率，確定該每一路串行數位訊號所對應的內插相位；使用該每一路串行數位訊號所對應的內插相位對該每一路串行數位訊號的時鐘進行調整，使得每一路串行數位訊號的時鐘的準確度比較高，解決了信號間的延遲導致數據解復用結果不正確的問題，進而達到了提高數據解碼準確率的效果。


此處所說明的附圖用來提供對本發明的進一步理解，構成本申請的一部分，本發明的示意性實施例及其說明用於解釋本發明，並不構成對本發明的不當限定。在附圖中圖1是根據相關技術的100G光傳輸系統接收端偏振解復用及解調實現方式的示意圖；圖2是根據本發明實施例的信號間延遲處理方法的流程圖；圖3是根據本發明實施例的信號間延遲處理裝置的結構框圖；圖4是根據本發明實施例的信號間延遲處理裝置的優選的結構框圖；圖5是根據本發明優選實施例的信號間延遲處理方法的示意圖；圖6是根據本發明實施例的時鐘相位與誤碼率關係的示意圖一；圖7是根據本發明實施例的時鐘相位與誤碼率關係的示意圖二 ；圖8是根據本發明實施例的100吉乙太網(Gigabit Ethernet，簡稱為GE)業務經相干接收後多路數據延遲對齊方法的示意圖；以及圖9是根據本發明實施例的光轉發單元(Optical transponde Unit,簡稱為0TU)4業務經相干接收後多路數據延遲對齊方法的示意圖。
具體實施方式
下文中將參考附圖並結合實施例來詳細說明本發明。需要說明的是，在不衝突的情況下，本申請中的實施例及實施例中的特徵可以相互組合。本實施例提供了一種信號間延遲處理方法的流程圖，圖2是根據本發明實施例的信號間延遲處理方法的流程圖，包括如下的步驟S202至步驟S206。步驟S202 :確定多路串行數位訊號的每一路串行數位訊號在N個採樣時鐘的誤碼率，其中，該N個採樣時鐘中的每個採樣時鐘為恢復時鐘與N個內插相位之和，該N個內插相位在預設的一個時鐘單位之內，其中，N為大於I的正整數。步驟S204 :根據該誤碼率，確定每一路串行數位訊號所對應的內插相位。步驟S206 :使用每一路串行數位訊號所對應的內插相位對該每一路串行數位訊號的時鐘進行調整。通過上述步驟，確定多路串行數位訊號中的每一路串行數位訊號在N個採樣時鐘的誤碼率，根據該誤碼率確定該路串行數位訊號所對應的內插相位，然後使用該內插相位對該路串行數位訊號的時鐘進行 調整，實現了串行數位訊號傳輸過程中導致的符號間非整數倍延遲的校正，提高了數位訊號傳輸的準確率，及滿足了後續解復用及解調算法的要求。在實施時，在誤碼率比較小時，選擇該比較小的誤碼率所對應的採樣時鐘作為新的採樣時鐘，為了提高時鐘的精準度，可以確定所述誤碼率中的最小值對應的採樣時鐘為該所述每一路串行數位訊號所對應的採樣時鐘。作為一個較優的實施方式，在步驟S206之後，還可以對該多路串行數位訊號進行串並轉換。該優選實施例在串行數位訊號恢復後轉換為並行數據傳輸，提高了數據傳輸的效率。在實施時，N個內插相位在該一個預設的時鐘單位之內可以按照多種方式進行分布，例如等差、隨機分布等等。為了提高確定內插相位的準確度，可以採用該N個內插相位在該預設的一個時鐘單位之內是均勻分布的。作為一個較優的實施方式，該恢復時鐘為ADC輸出數據的同源時鐘和預設參考時鐘確定的時鐘。需要說明的是，在附圖的流程圖示出的步驟可以在諸如一組計算機可執行指令的計算機系統中執行，並且，雖然在流程圖中示出了邏輯順序，但是在某些情況下，可以以不同於此處的順序執行所示出或描述的步驟。在另外一個實施例中，還提供了一種信號間延遲處理軟體，該軟體用於執行上述實施例及優選實施例中描述的技術方案。在另外一個實施例中，還提供了一種存儲介質，該存儲介質中存儲有上述信號間延遲處理軟體，該存儲介質包括但不限於光碟、軟盤、硬碟、可擦寫存儲器等。本發明實施例還提供了一種信號間延遲處理裝置，該信號間延遲處理裝置可以用於實現上述信號間延遲處理方法及優選實施方式，已經進行過說明的，不再贅述，下面對該信號間延遲處理裝置中涉及到的模塊進行說明。如以下所使用的，術語「模塊」可以實現預定功能的軟體和/或硬體的組合。儘管以下實施例所描述的系統和方法較佳地以軟體來實現，但是硬體，或者軟體和硬體的組合的實現也是可能並被構想的。圖3是根據本發明實施例的信號間延遲處理裝置的結構框圖，如圖3所示，該裝置包括第一確定模塊32、第二確定模塊34和調整模塊36，下面對上述結構進行詳細描述。
第一確定模塊32，用於確定多路串行數位訊號的每一路串行數位訊號在N個採樣時鐘的誤碼率，其中，該N個採樣時鐘中的每個採樣時鐘為恢復時鐘與N個內插相位之和，該N個內插相位在預設的一個時鐘單位之內，其中，N為大於I的正整數；第二確定模塊34，連接至第一確定模塊32，用於根據第一確定模塊32確定的誤碼率，確定該每一路串行數位訊號所對應的內插相位，其中，該採樣時鐘位置在預設的一個時鐘單位之內；調整模塊36，連接至第二確定模塊34，用於使用第二確定模塊34，確定的每一路串行數位訊號所對應的內插相位對該每一路串行數位訊號的時鐘進行調整。優選地，第二確定模塊34用於確定該誤碼率中的最小值對應的採樣時鐘為該每一路串行數位訊號所對應的採樣時鐘。優選地，該N個內插相位在該預設的一個時鐘單位之內是均勻分布的。優選地，該恢復時鐘為ADC輸出數據的同源時鐘和預設參考時鐘確定的時鐘。圖4是根據本發明優選實施例的信號間延遲處理方法的流程圖，如圖4所示，該裝置還包括轉換模塊42，用於對該多路串行數位訊號進行串並轉換。下面將結合優選實施例進行說明，以下優選實施例結合了上述實施例及優選實施方式。優選實施例一本優選實施例提供了一種符號間非整數倍延遲調整的方法，該方法包括如下步驟S302至步驟S310。`步驟S302 :經相干接收產生的多路電信號送給ADC進行採樣，每一路電信號對應一路 ADC。步驟S304 :多路ADC採樣後的數位訊號送給多通道serdes進行數據串並轉換以及時鐘恢復。步驟S306 :將 serdes 的時鐘恢復單兀(Digital Clock Recovery,簡稱為 CDRMIl制鎖定在與ADC輸出數據同源的參考時鐘上。serdes的CDR恢復出兩個時鐘一個高速恢復時鐘，時鐘頻率為serdes速率的二分之一,用於對serdes的串行輸入數據進行米樣；一個低速恢復時鐘，時鐘頻率與serdes的速率以及並行數據位寬設置有關，用於對serdes的並行輸出數據進行後續邏輯處理。步驟S308 :ADC採樣數據送給serdes的傳輸鏈路中產生的符號間非整數倍延遲通過動態調整高速恢復時鐘採樣位置進行補償。對各個serdes通道CDR恢復出的高速時鐘進行相位內插，在一個時鐘單位內動態調整高速時鐘對串行輸入數據的採樣位置，不同的採樣位置對應不同的時鐘相位,調整精度與時鐘相位的個數有關。相位內插後時鐘相位的個數越多，調整的精度越高；反之，時鐘相位的個數越少，調整的精度越低。步驟S310 :多路ADC同時發送偽隨機二進位序列(PRBS)碼，serdes通道各自調整⑶R高速恢復時鐘採樣位置，相應serdes並行輸出數據進行PRBS碼誤碼檢測，通過檢測誤碼率確定最佳採樣相位。在該步驟中，可以選擇不同個數的相位內插後時鐘相位，在本優選實施例中，以相位內插後時鐘相位的個數為32舉例說明如何調整採樣位置及選取最佳採樣相位，包括如下步驟SI至步驟S4。步驟S1:如圖6所示，一個採樣時鐘單位(UI)分成32個相位，編號為0、1、2、…、30、31。步驟S2 :選取誤碼率1E-12為判定標準，若處在當前時鐘相位，誤碼率低於1E-12，則認為傳輸鏈路較好；反之，若誤碼率高於1E-12，則認為傳輸鏈路較差。步驟S3 :隨著採樣時鐘相位的調整，誤碼率是連續變化的。根據起始採樣時鐘相位與數據之間位置的不同，最佳採樣位置有兩種情況第一種情況如圖6所示，起始相位0時誤碼率很高，隨著採樣相位的增加，誤碼率降低，到達相位m時，誤碼率降為1E-12 ;隨著採樣相位繼續增加，誤碼率進一步降低，當誤碼率接近於0時的時鐘相位值即是最佳採樣相位；之後，隨著採樣相位值的增加，誤碼率開始升高，到達n時，誤碼率再次達到1E-12 ;最後，隨著採樣相位繼續增加至31，誤碼率不斷升高。從誤碼率與時鐘相位的對應關係中，可以得到鏈路的穩定區間[m:n]，在此區間內選取最佳採樣相位為(m+n) /2。第二種情況如圖7所示，起始相位0時誤碼率很低，隨著採樣相位的增加，到達相位m時，誤碼率升高到1E-12，之後隨著採樣相位的增加繼續升高到很高值後轉而降低，到達相位n時，誤碼率再次達到1E-12，之後繼續降低。在這種情況下，最佳採樣相位為(m+32+n) /2。因此，調整的過程為遍歷32個時鐘相位，通過檢測誤碼率找到鏈路的穩定區間，進而計算出最佳採樣相位值。步驟S4 :經採樣傳輸後的多路數據到達serdes產生的非整數倍延遲調整後，各路serdes並行輸出數據進行符號移位處理達到整數倍延遲調整的目的。調整後的各路數據進行解復用以及解調算法處理。通過上述步驟，可以解決調整多路高速信號經採樣傳輸後到達串並轉換器(例如serdes)產生的符號間非 整數倍延遲，以保證送給後續算法處理的多路數據是嚴格對齊的(例如100G光傳輸系統中偏振態間以及同一偏振態內I路與Q路數據經ADC米樣傳輸後到達serdes產生的符號間非整數倍延遲，滿足了後續解復用以及解調算法的要求)。需要說明的是，符號間延遲包括整數倍延遲以及非整數倍延遲，相關技術中的整數倍延遲均是通過數字處理中移位調整的，但是非整數倍延遲是移位處理無法解決的。優選實施例二本優選實施例提供了一種100GE業務經相干接收後多路數據非整數倍延遲對齊方法，圖8是根據本發明實施例的100GE業務經相干接收後多路數據延遲對齊方法的示意，如圖8所示，將100GE信號經相干接收產生的偏振態X、Y的I路和Q路信號分別送給ADC進行1. 5倍採樣，對於每一路ADC採樣的信號送給多通道串並轉換器進行轉換及恢復，在該過程中，serdes的⑶R強制鎖定在與ADC輸出數據同源的參考時鐘上,對各個serdes通道CDR恢復出的高速時鐘進行相位內插，即在一個時鐘單位內調整高速時鐘對串行輸入數據的採樣位置，不同的採樣位置視為不同的時鐘相位，調整範圍為32個時鐘相位。多路ADC同時發送PRBS碼，serdes通道各自調整⑶R高速恢復時鐘採樣相位，相應serdes並行輸出數據進行PRBS碼誤碼檢測，通過檢測誤碼率確定最佳採樣相位值，然後對該4路信號分別進行恢復，然後再串並轉換後進行解復用，下面通過如下步驟S802至步驟S812對上述過程進行詳細描述。步驟S802 100GE業務信號經相干接收產生的偏振態X、Y的I路和Q路信號分別送給ADC進行1. 5倍採樣。步驟S804 =ADC採樣後的數位訊號送給多通道serdes進行數據串並轉換以及時鐘恢復，serdes的速率為2. 62G。步驟S806 :將serdes的⑶R強制鎖定在與ADC輸出數據同源的參考時鐘上。Serdes的⑶R恢復出兩個時鐘一個高速恢復時鐘，時鐘頻率為serdes速率的二分之一，用於對serdes的串行輸入數據進行採樣；一個低速恢復時鐘,時鐘頻率與serdes的速率以及並行數據位寬設置有關，用於對serdes的並行輸出數據進行後續邏輯處理。步驟S808 :對各個serdes通道⑶R恢復出的高速時鐘進行相位內插，即在一個時鐘單位內調整高速時鐘對串行輸入數據的採樣位置，不同的採樣位置視為不同的時鐘相位，調整範圍為32個時鐘相位。步驟S810 :多路ADC同時發送PRBS碼，serdes通道各自調整⑶R高速恢復時鐘採樣相位，相應serdes並行輸出數據進行PRBS碼誤碼檢測，通過檢測誤碼率確定最佳採樣相位值。步驟S812 :經採樣傳輸後的多路數據 到達serdes產生的非整數倍延遲調整後，各路serdes並行輸出數據進行符號移位處理達到整數倍延遲調整的目的。調整後的各路數據進行解復用以及解調算法處理。優選實施例三本優選實施例提供了一種0TU4業務經相干接收後多路數據延遲對齊方法，圖9是根據本發明實施例的0TU4業務經相干接收後多路數據延遲對齊方法的流程圖，如圖9所示，如圖9所示，將0TU4業務信號經相干接收產生的偏振態X、Y的I路和Q路信號分別送給ADC進行1. 5倍採樣，對於每一路ADC採樣的信號送給多通道串並轉換器進行轉換及恢復，在該過程中，serdes的⑶R強制鎖定在與ADC輸出數據同源的參考時鐘上,對各個serdes通道CDR恢復出的高速時鐘進行相位內插，即在一個時鐘單位內調整高速時鐘對串行輸入數據的採樣位置，不同的採樣位置視為不同的時鐘相位，調整範圍為32個時鐘相位。多路ADC同時發送PRBS碼，serdes通道各自調整⑶R高速恢復時鐘採樣相位，相應serdes並行輸出數據進行PRBS碼誤碼檢測，通過檢測誤碼率確定最佳採樣相位值，然後對該4路信號分別進行恢復，然後再串並轉換後進行解復用，下面通過如下步驟S902至步驟S912對上述過程進行詳細描述。步驟S902 0TU4業務信號經相干接收產生的偏振態X、Y的I路和Q路信號分別送給ADC進行1. 5倍採樣。步驟S904 =ADC採樣後的數位訊號送給多通道serdes進行數據串並轉換以及時鐘恢復，serdes的速率為2. 62G。步驟S906 :將serdes的⑶R強制鎖定在與ADC輸出數據同源的參考時鐘上。Serdes的⑶R恢復出兩個時鐘一個高速恢復時鐘，時鐘頻率為serdes速率的二分之一，用於對serdes的串行輸入數據進行採樣；一個低速恢復時鐘,時鐘頻率與serdes的速率以及並行數據位寬設置有關，用於對serdes的並行輸出數據進行後續邏輯處理。步驟S908 :對各個serdes通道⑶R恢復出的高速時鐘進行相位內插，即在一個時鐘單位內調整高速時鐘對串行輸入數據的採樣位置，不同的採樣位置視為不同的時鐘相位，調整範圍為32個時鐘相位。
步驟S910 :多路ADC同時發送PRBS碼，serdes通道各自調整⑶R高速恢復時鐘採樣相位，相應serdes並行輸出數據進行PRBS碼誤碼檢測，通過檢測誤碼率確定最佳採樣相位值。步驟S912 :經採樣傳輸後的多路數據到達serdes產生的非整數倍延遲調整後，各路serdes並行輸出數據進行符號移位處理達到整數倍延遲調整的目的。調整後的各路數據進行解復用以及解調算法處理。通過上述實施例，提供了一種信號間延遲處理方法及裝置，確定多路串行數位訊號中的每一路串行數位訊號在N個採樣時鐘的誤碼率，根據該誤碼率確定該路串行數位訊號所對應的內插相位，然後使用該內插相位對該路串行數位訊號的時鐘進行調整，實現了串行數位訊號傳輸過程中導致的符號間非整數倍延遲的校正，提高了數位訊號傳輸的準確率，及滿足了後續解復用及解調算法的要求。需要說明的是，這些技術效果並不是上述所有的實施方式所具有的，有些技術效果是某些優選實施方式才能取得的。

顯然，本領域的技術人員應該明白，上述的本發明的各模塊或各步驟可以用通用的計算裝置來實現，它們可以集中在單個的計算裝置上，或者分布在多個計算裝置所組成的網絡上，可選地，它們可以用計算裝置可執行的程序代碼來實現，從而可以將它們存儲在存儲裝置中由計算裝置來執行，或者將它們分別製作成各個集成電路模塊，或者將它們中的多個模塊或步驟製作成單個集成電路模塊來實現。這樣，本發明不限制於任何特定的硬體和軟體結合。以上所述僅為本發明的優選實施例而已，並不用於限制本發明，對於本領域的技術人員來說，本發明可以有各種更改和變化。凡在本發明的精神和原則之內，所作的任何修改、等同替換、改進等，均應包含在本發明的保護範圍之內。
權利要求
1.一種信號間延遲處理方法，其特徵在於包括 確定多路串行數位訊號的每一路串行數位訊號在N個採樣時鐘的誤碼率，其中，所述N個採樣時鐘中的每個採樣時鐘為恢復時鐘與N個內插相位之和，所述N個內插相位在預設的一個時鐘單位之內，其中，N為大於I的正整數； 根據所述誤碼率，確定所述每一路串行數位訊號所對應的內插相位； 使用所述每一路串行數位訊號所對應的內插相位對該每一路串行數位訊號的時鐘進行調整。
2.根據權利要求1所述的方法，其特徵在於，根據所述誤碼率，確定所述每一路串行數位訊號所對應的採樣時鐘包括 確定所述誤碼率中的最小值對應的採樣時鐘為該每一路串行數位訊號所對應的採樣時鐘。
3.根據權利要求1所述的方法，其特徵在於，在使用所述每一路串行數位訊號所對應的內插相位對該每一路串行數位訊號的時鐘進行調整之後，還包括 對所述多路串行數位訊號進行串並轉換。
4.根據權利要求1至3中任一項所述的方法，其特徵在於，所述N個內插相位在所述預設的一個時鐘單位之內是均勻分布的。
5.根據權利要求1至3中任一項所述的方法，其特徵在於，所述恢復時鐘為模數轉換器ADC輸出數據的同源時鐘和預設參考時鐘確定的時鐘。
6.一種信號間延遲處理裝置，其特徵在於包括 第一確定模塊，用於確定多路串行數位訊號的每一路串行數位訊號在N個採樣時鐘的誤碼率，其中，所述N個採樣時鐘中的每個採樣時鐘為恢復時鐘與N個內插相位之和，所述N個內插相位在預設的一個時鐘單位之內，其中，N為大於I的正整數； 第二確定模塊，用於根據所述誤碼率，確定所述每一路串行數位訊號所對應的內插相位； 調整模塊，用於使用所述每一路串行數位訊號所對應的內插相位對該每一路串行數位訊號的時鐘進行調整。
7.根據權利要求6所述的裝置，其特徵在於，所述第二確定模塊用於確定所述誤碼率中的最小值對應的採樣時鐘為該每一路串行數位訊號所對應的採樣時鐘。
8.根據權利要求6所述的裝置，其特徵在於，還包括 轉換模塊，用於對所述多路串行數位訊號進行串並轉換。
9.根據權利要求6至8中任一項所述的裝置，其特徵在於，所述N個內插相位在所述預設的一個時鐘單位之內是均勻分布的。
10.根據權利要求6至8中任一項所述的裝置，其特徵在於，所述恢復時鐘為模數轉換器ADC輸出數據的同源時鐘和預設參考時鐘確定的時鐘。
全文摘要
本發明公開了一種信號間延遲處理方法及裝置，該方法包括確定多路串行數位訊號的每一路串行數位訊號在N個採樣時鐘的誤碼率，其中，N個採樣時鐘中的每個採樣時鐘為恢復時鐘與N個內插相位之和，N個內插相位在預設的一個時鐘單位之內；根據誤碼率，確定每一路串行數字所對應的內插相位，其中，採樣時鐘位置在預設的一個時鐘單位之內；使用每一路串行數位訊號所對應的內插相位對該每一路串行數位訊號的時鐘進行調整。通過本發明，提高了數據傳輸的可靠性。
文檔編號H04L1/00GK103051422SQ20121055197
公開日2013年4月17日 申請日期2012年12月18日 優先權日2012年12月18日
發明者孟英 申請人:中興通訊股份有限公司