一種半導體器件的替代柵集成方法

2023-04-23 09:30:11 4

專利名稱：一種半導體器件的替代柵集成方法
技術領域：
本發明涉及超深亞微米半導體器件技術領域，尤其涉及一種高k柵介質/金屬柵半導體器件的替代柵集成方法，該方法採用犧牲SiO2/多晶矽柵作為犧牲柵堆疊，經平坦化工藝後，分別去除N型器件區域和P型器件區域的犧牲柵堆疊，形成高k柵介質/金屬柵替代柵堆疊，實現N型和P型高k柵介質/金屬柵半導體器件的集成。
背景技術：
40多年來，集成電路技術按摩爾定律持續發展，特徵尺寸不斷縮小，集成度不斷提高，功能越來越強。目前，金屬氧化物半導體場效應電晶體(MOSFET)的特徵尺寸已進入亞50納米。伴隨器件特徵尺寸的不斷減小，如果仍採用傳統的多晶矽柵，多晶矽耗盡效應將越來越嚴重，多晶矽電阻也將隨之增大，PMOS的硼穿通現象會更加顯著，這些障礙將嚴重限制器件性能的進一步提高。為了克服以上困難，工業界開始採用高介電常數(高k)柵介質/金屬柵柵結構代替傳統的氧化矽/多晶矽柵結構。在高k柵介質/金屬柵半導體器件的製備上，通常包括兩種製備工藝一種是「先柵(gate first) 」製備工藝，一種是「後柵(gate last)」製備工藝。先柵製備工藝是先製備金屬柵電極後製備源/漏，其與標準CMOS工藝流程相似。其特點是工藝簡單，與標準CMOS工藝相兼容，標準CMOS工藝中常用的一些工藝在先柵工藝中也可採用，有利於節省成本。但這種方法存在一些難以克服的缺點首先是金屬柵電極容易被注入源/漏的離子穿透影響器件的電學特性；其次是激活源/漏雜質的高溫工藝對金屬柵的功函數會有很大的影響，大部分金屬柵材料在高溫退火處理後其功函數會向禁帶中央移動，導致器件性能的退化。後柵製備工藝，又稱大馬士革工藝。國際常用的後柵製備工藝是先形成高k柵介質/假柵結構，在完成源/漏注入與激活工藝後，通過平坦化處理去掉假柵，形成柵槽，然後重新澱積金屬柵，完成高k柵介質/金屬柵半導體器件的製備。這種後柵工藝的優點是金屬柵電極在源/漏激活熱退火工藝之後形成，避免了高溫工藝對金屬柵特性的影響，使器件獲得很高的穩定性和一致性，有利於形成高性能的高k柵介質/金屬柵半導體器件和電路。但是這種後柵工藝也存在一定的缺點，主要是在去除假柵電極時很容易對下面的高k柵介質造成損傷，降低高k柵介質的可靠性。

發明內容
本發明的主要目的在於提供一種半導體器件的替代柵集成方法，該方法包括提供半導體襯底；在所述半導體襯底上形成阱區域，定義N型器件區域和/或P型器件區域；在所述N型器件區域和/或P型器件區域上分別形成犧牲柵堆疊，所述犧牲柵堆疊包括犧牲柵介質層和犧牲柵電極層，其中，所述犧牲柵介質層位於所述半導體襯底上，所述犧牲柵電極層位於所述犧牲柵介質層上；環繞所述犧牲柵堆疊形成側牆；在所述犧牲柵堆疊兩側且嵌入所述半導體襯底形成源/漏區；在所述半導體襯底上形成SiO2層；在所述SiO2層上旋塗旋轉塗布玻璃(SOG);對所述SOG進行刻蝕至所述SiO2層露出；對SOG與SiO2層界面處進行速率差刻蝕，實現SiO2層表面平坦化；隨後分別在N型器件區域形成N型替代柵堆疊，和/或在P型器件區域形成P型替代柵堆疊。本發明提供的這種半導體器件的製造方法採用犧牲SiO2/多晶矽柵堆疊一方面可以有效避免先柵工藝中高溫退火對高k柵介質/金屬柵結構電學特性的影響，另一方面可以克服高k柵介質/犧牲多晶矽柵結構在去除犧牲多晶矽柵的時候對高k柵介質的損傷。在具體製備工藝上，本發明採用Si02+S0G平坦化工藝，並且經平坦化工藝後，分別去除N型器件和P型器件的SiO2/多晶矽犧牲柵堆疊，然後澱積適用於N型器件和P型器件的高k柵介質/金屬柵替代柵堆疊。


通過以下參照附圖對本發明實施例的描述，本發明的上述以及其他目的、特徵和優點將更為清楚圖1-16示出了根據本發明實施例製造半導體器件的流程中各步驟對應的器件結構的截面圖。附圖標記說明1000，半導體襯底；1002，P阱;1004，N阱；1006，溝道;1008，犧牲柵介質層；1009，犧牲柵電極層；1010，硬掩膜層;1012，Si3N4 —次側牆;1014，N型源/漏延伸區;1015，P型源/漏延伸區；1016，SiO2 二次側牆；1018，N型源/漏區；1020，P型源/漏區；1022，金屬矽化物；1024，SiO2介質層;1026，旋轉塗布玻璃(SOG) ；1028 :N型高k柵介質層；1030 :N型功函數金屬柵電極層；1032 :N型金屬柵導體層;1034，SiO2介質層；1036，抗刻蝕劑；1038 P型高k柵介質層；1040 :P型功函數金屬柵電極層；1042 :P型金屬柵導體層；1044，SiO2介質層；1046，隔尚結構。
具體實施例方式以下，通過附圖中示出的具體實施例來描述本發明。但是應該理解，這些描述只是示例性的，而並非要限制本發明的範圍。此外，在以下說明中，省略了對公知結構和技術的描述，以避免不必要地混淆本發明的概念。在附圖中示出了根據本發明實施例的層結構示意圖。這些圖並非是按比例繪製的，其中為了清楚的目的，放大了某些細節，並且可能省略了某些細節。圖中所示出的各種區域、層的形狀以及它們之間的相對大小、位置關係僅是示例性的，實際中可能由於製造公差或技術限制而有所偏差，並且本領域技術人員根據實際所需可以另外設計具有不同形狀、大小、相對位置的區域/層。圖I 16詳細示出了根據本發明實施例製造半導體器件流程中各步驟的截面圖。以下，將參照這些附圖來對根據本發明實施例的各個步驟予以詳細說明。首先，如圖I所示，提供半導體襯底1000。襯底1000可以包括任何適合的半導體襯底材料，具體可以是但不限於矽、鍺、鍺化矽、SOI (絕緣體上半導體)、碳化矽、砷化鎵或者任何III/V族化合物半導體等。此外，半導體襯底1000可以可選地包括外延層，可以被應力改變以增強性能。接著，在半導體襯底1000上形成隔離結構1046，優選採用局部氧化隔離(LocalOxidation of Silicon,LOCOS)。在本發明的實施例中也可以採用其他隔離結構，隔離結構與本發明的主旨無關，這裡不再贅述。然後，如圖2所示，在半導體襯底上形成P阱1002和N阱1004。具體地，首先，光刻P阱掩膜，掩膜露出阱區，通過掩膜進行P型雜質注入，例如可以是B或BF2 ;然後，去除P阱掩膜，光刻N阱掩膜，掩膜露出阱區，通過掩膜進行N型雜質注入，例如可以是P或As ;最後，在900°C至1000°C的溫度下推進形成P阱和N阱。當然，形成P阱和N阱的順序可以改變。而且需要指出的是，在某些應用中，也可以只形成N阱和P阱中一種類型的阱。
然後，如圖3所示，半導體襯底上形成犧牲柵介質層1008，在本實施例中優選為SiO2層。具體地，半導體襯底經常規清洗後，採用hf+ipa+h2o去除自然氧化層，然後採用幹氧氧化方式形成犧牲SiO2柵介質層,犧牲SiO2柵介質層厚度可以是Inm至3nm。接著，在犧牲柵介質層1008上形成犧牲柵電極層1009，在本實施例中優選為多晶娃層。具體地，可以米用LPCVD (Low-Pressure Chemical Vapor Deposition,低壓化學氣相澱積)方式形成犧牲多晶娃層，犧牲多晶娃層的厚度可以是150nm至190nm。然後，在犧牲柵電極層1009上繼續形成硬掩膜層1010，在本實施例中優選為SiO2硬掩膜層。具體地,可以採用LT0(Low-temperature oxidation,低溫氧化)方式形成SiO2硬掩膜層，SiO2硬掩膜層厚度可以是40-70nm。具體地，厚度的選擇根據後面犧牲多晶矽柵和側牆的刻蝕而定，要求在經過犧牲柵堆疊和側牆的刻蝕後，SiO2硬掩膜層厚度需要剩餘例如10-20nm，以防止犧牲多晶矽層在源/漏矽化物形成工藝中被矽化。接著，如圖4所示，對犧牲柵結構進行圖案化刻蝕。具體地，旋塗抗刻蝕劑，對抗刻蝕劑進行圖案化，以抗刻蝕劑為掩蔽刻蝕SiO2硬掩膜層1010，去除抗刻蝕劑，以SiO2硬掩膜層1010為掩蔽刻蝕犧牲多晶矽層1009和犧牲SiO2柵介質層1008，從而形成犧牲柵堆疊。接著，如圖5所示，在犧牲柵堆疊兩側環繞犧牲柵堆疊形成一次側牆1012如Si3N4。具體地，可以米用 PECVD (Plasma-Enhanced Chemical Vapor Deposition,等離子增強化學氣相澱積)方式形成Si3N4層，厚度可以為50-90nm，然後採用幹法刻蝕工藝，例如是RIE(Reactive-Ion Etching,反應離子刻蝕)反刻形成Si3N4側牆。接著採用離子注入形成源/漏延伸區，對於NM0SFET，例如可以注入As或Sb，形成N型源/漏延伸區1014 ;對於PM0SFET，例如可以注入BF2或In，形成P型源/漏延伸區1015。然後，優選地可以在Si3N4 —次側牆1012外側環繞Si3N4 —次側牆形成二次側牆1016如Si02。具體地，可以採用LTO方式形成SiO2層，厚度可以為80-120nm，然後採用幹法刻蝕工藝反刻形成SiO2側牆。接著採用離子注入形成源漏區，對於NM0SFET，例如可以注入As或Sb，形成N型源/漏區1018 ;對於PM0SFET，例如可以注入BF2或In，形成P型源/漏區1020。對於本發明的其他實施例，還可以在第二側牆1016外進一步形成第三側牆，第三側牆的材料優選包括Si3N4。圖中沒有示出第三側牆。接著，優選地在源/漏區上形成矽化物1022。對於本發明的實施例，矽化物選擇Ni矽化物。然後，如圖6所示，在器件上形成SiO2介質層1024。對於本發明的實施例，採用LTO方式形成SiO2介質層，SiO2介質層厚度例如在600至800nm。接著，旋塗SOG (Spin-on-glass，旋轉塗布玻璃)1026，液態狀SOG會填充矽片表面的凹陷部分，達到器件表面平坦化的目的。然後對SOG退火固化，使SOG中的溶劑揮發後形成SiO2層。然後，如圖7所示，採用幹法刻蝕工藝刻蝕SOG至SOG與SiO2介質層界面處。刻蝕氣體例如可以包括CF4和CHF3。接著，如圖8所示，按照SOG形成SiO2和LTO形成SiO2刻蝕速率比例為I : I. 2至I : 2幹法刻蝕SOG 1026和SiO2介質層1024，實現平坦化。刻蝕氣體例如可以包括CF4和CHF3，可以通過調整刻蝕氣體比例，實現SOG與SiO2的速率差刻蝕。經平坦化後，還可以繼續幹法刻蝕SiO2介質層至犧牲柵堆疊頂部剩餘例如50nm至IOOnm厚度的SiO2介質層。然後，如圖9所示，採用抗刻蝕劑1036掩蔽PM0SFET區域，露出NM0SFET區域，幹法刻蝕SiO2介質層1024至犧牲多晶矽柵電極露頭。
然後，如圖10所示，採用四甲基氫氧化氨(Tetramethy ammonium hydroxide,TMAH)溶液腐蝕犧牲多晶矽柵電極。例如，TMAH溶液中TMAH與H2O的體積百分含量比例為I 15至I : 5，工藝溫度為50°C至80°C。並採用HF+IPA+H20溶液(其中HF的體積百分比含量是10%至15%，IPA的體積百分比含量是0.01%至1% )腐蝕犧牲SiO2柵介質，在側牆內形成開口。然後，如圖11所示，在側牆開口內形成N型高k柵介質/金屬柵結構。具體地，將半導體襯底進行清洗，採用hf+ipa+h2o去除自然氧化層，採用快速熱退火工藝在襯底表面形成5至IOA的SiO2界面層(圖中未示出)，例如採用磁控濺射技術在SiO2界面層上澱積高k柵介質1028如HfSiON，對HfSiON高k柵介質進行快速熱退火處理，退火溫度為500°C至530°C;接著，在HfSiON高k柵介質上形成功函數金屬柵電極層1030如TaN，在TaN功函數金屬柵層上澱積金屬柵導體層1032如W ;然後，在W金屬柵導體層旋塗抗刻蝕劑，對抗刻蝕劑進行圖案化，要求圖案化的抗刻蝕劑要覆蓋側牆開口外側例如O. 5至4μ m，採用等離子體幹法刻蝕W、TaN和HfSiON，形成T型高k柵介質/金屬柵結構。接著，如圖12所示，在器件上形成SiO2介質層1034。對於本發明的實施例，採用LTO方式形成SiO2介質層，SiO2介質層厚度例如在400全600nm。然後，如圖13所示，採用抗刻蝕劑1036掩蔽NM0SFET區域，露出PM0SFET區域，幹法刻蝕SiO2介質層1034和1024至犧牲多晶矽柵電極露頭。接著，如圖14所示，同樣可以採用TMAH溶液腐蝕犧牲多晶矽柵電極，並採用hf+ipa+h2o溶液腐蝕犧牲SiO2柵介質，在側牆內形成開口。然後，如圖15所示，在側牆開口內形成P型高k柵介質/金屬柵結構。具體地，將半導體襯底進行清洗，採用hf+ipa+h2o去除自然氧化層，採用快速熱退火工藝在襯底表面形成5至IOA的SiO2界面層(圖中未示出)，例如採用磁控濺射技術在SiO2界面層上澱積高k柵介質1038如HfSiAlON,對HfSiAlON高k柵介質進行快速熱退火處理，退火溫度為500°C至530°C ;接著，在HfSiAlON高k柵介質上形成功函數金屬柵電極層1040如A1N，在AlN功函數金屬柵層上澱積金屬柵導體層1042如Mo ;然後，在Mo金屬柵導體層上旋塗抗刻蝕劑，對抗刻蝕劑進行圖案化，要求圖案化的抗刻蝕劑要覆蓋側牆開口外側例如0. 5至4 μ m,採用等離子體幹法刻蝕Mo、AlN和HfSiAlON,形成T型高k柵介質/金屬柵結構。接著，如圖16所示，在器件上形成SiO2介質層1044。對於本發明的實施例，採用LTO方式形成SiO2介質層，SiO2介質層厚度在400至600nm。
需要指出的是，以上實施例中先形成N型高k柵介質/金屬柵結構，然後形成P型高k柵介質/金屬柵結構，但是它們的順序可以改變。另外，在以上實施例中，針對兩個互補器件(一個N型器件和一個P型器件)進行了描述；但是本領域技術人員可以理解，本發明同樣可以應用於單個器件或者三個或更多器件的情況。在如上所述形成半導體器件之後，可以進一步進行其他工藝。例如，光刻柵和源/漏通孔，填充Ti/TiN/Al/TiN互連金屬線，經圖案化刻蝕形成柵和源/漏引線(圖中未示出)。
在以上的描述中，對於各層的構圖、刻蝕等技術細節並沒有做出詳細的說明。但是本領域技術人員應當理解，可以通過現有技術中的各種手段，來形成所需形狀的層、區域等。另外，為了形成同一結構，本領域技術人員還可以設計出與以上描述的方法並不完全相同的方法。本發明提供的這種半導體器件的製造方法採用犧牲SiO2/多晶矽柵結構，一方面可以有效避免先柵工藝高溫退火工藝對高k柵介質/金屬柵結構電學特性的影響，另一方面可以克服高k柵介質/犧牲多晶矽柵結構在去除犧牲多晶矽柵的時候對高k柵介質的損傷。在具體製備工藝上，本發明可以採用以下各項技術中的一項或多項以提高器件性能，包括-採用雙層側牆結構(例如，Si3N4/Si02)或者三層側牆結構(例如，Si3N4/Si02/Si3N4) 具體地，在靠近金屬柵一側採用Si3N4 —次側牆可以有效防止高k柵介質和金屬柵被氧化，避免高k柵介質等效氧化層厚度的增加和金屬柵特性的退化。-採用Si02+S0G平坦化工藝首先，採用LTO工藝形成SiO2介質層，可以實現初步的平坦化，減小柵堆疊與源/漏之間的高度差，然後採用SOG進一步進行平坦化。液態SOG具有很好的平坦化效果，能有效填充和減小柵堆疊與源/漏之間的高度差，達到理想的平坦化效果。SOG退火固化後會形成SiO2介質層，與LTO形成的SiO2介質層相兼容，有利於後期採用幹法刻蝕工藝獲得理想的平坦化效果。-採用TMAH溶液溼法腐蝕工藝這有利於提高犧牲多晶矽柵對犧牲SiO2柵介質的選擇比。-採用HF+IPA+H20溶液溼法腐蝕犧牲SiO2柵介質具體地，較低的HF濃度可以減小犧牲SiO2柵介質的腐蝕速率，IPA的採用有利於獲得良好的界面特性，抑制自然氧化層的生長。以上參照本發明的實施例對本發明予以了說明。但是，這些實施例僅僅是為了說明的目的，而並非為了限制本發明的範圍。本發明的範圍由所附權利要求及其等價物限定。不脫離本發明的範圍，本領域技術人員可以做出多種替換和修改，這些替換和修改都應落在本發明的範圍之內。
權利要求
1.一種半導體器件的替代柵集成方法，包括 提供半導體襯底； 在所述半導體襯底上形成阱區域，定義N型器件區域和/或P型器件區域； 在所述N型器件區域和/或P型器件區域上分別形成犧牲柵堆疊，所述犧牲柵堆疊包括犧牲柵介質層和犧牲柵電極層，其中，所述犧牲柵介質層位於所述半導體襯底上，所述犧牲柵電極層位於所述犧牲柵介質層上； 環繞所述犧牲柵堆疊形成側牆； 在所述犧牲柵堆疊兩側且嵌入所述半導體襯底形成源/漏區； 在所述半導體襯底上形成SiO2層；在所述SiO2層上旋塗旋轉塗布玻璃SOG ； 對所述SOG進行刻蝕至所述SiO2層露出； 對SOG與SiO2層進行速率差刻蝕，實現SiO2層表面平坦化； 隨後分別在N型器件區域形成N型替代柵堆疊，和/或在P型器件區域形成P型替代柵堆疊。
2.根據權利要求I所述的方法，其中，在所述N型器件區域和/或P型器件區域上形成犧牲柵堆疊的步驟，包括 在所述N型器件區域和/或P型器件區域上依次形成犧牲柵介質層、犧牲柵電極層和硬掩模層； 對所述犧牲柵介質層、犧牲柵電極層和硬掩模層進行刻蝕，以使得所述犧牲柵介質層和犧牲柵電極層刻蝕後形成犧牲柵堆疊，所述硬掩模層刻蝕後形成硬掩模。
3.根據權利要求2所述的方法，其中，所述犧牲柵介質層包括SiO2柵介質層，所述犧牲柵電極層包括多晶娃柵電極層。
4.根據權利要求I所述的方法，其中，環繞所述犧牲柵堆疊形成側牆的步驟，包括 環繞所述犧牲柵堆疊形成Si3N4側牆。
5.根據權利要求I所述的方法，其中，環繞所述犧牲柵堆疊形成側牆的步驟，包括 環繞所述犧牲柵堆疊形成第一側牆，環繞所述第一側牆形成第二側牆； 其中所述第一側牆由Si3N4形成，所述第二側牆由SiO2形成。
6.根據權利要求I所述的方法，其中，所述在半導體襯底上形成SiO2層的步驟，包括 在所述半導體襯底上採用低溫氧化方式形成SiO2層。
7.根據權利要求I所述的方法，其中，所述在SiO2層上旋塗SOG的步驟，包括將液態狀SOG均勻旋塗在SiO2層上，經熱退火處理將SOG固化形成SiO2介質層。
8.根據權利要求I所述的方法，其中，對所述SOG進行刻蝕至所述SiO2層露出包括採用幹法刻蝕エ藝刻蝕SOG至所述SiO2層露出。
9.根據權利要求I所述的方法，其中，對SOG與SiO2層進行速率差刻蝕實現SiO2層表面平坦化的步驟，包括在SOG與SiO2層界面處採用幹法刻蝕エ藝刻蝕SOG與SiO2, SOG與SiO2的刻蝕速率比例為I : I. 2至I : 2，實現SiO2層表面平坦化。
10.根據權利要求I或9所述的方法，SiO2層表面經平坦化後，進ー步包括採用幹法刻蝕エ藝刻蝕SiO2層至犧牲柵堆疊頂部剩餘50nm-100nm厚度的SiO2層。
11.根據權利要求I所述的方法，其中，在襯底上形成N型器件區域和P型器件區域兩者，以及所述分別在N型器件區域形成N型替代柵堆疊，在P型器件區域形成P型替代柵堆疊的步驟，包括選擇性刻蝕去除N型器件區域SiO2層至犧牲柵堆疊露出；去除所述犧牲柵堆疊以在所述側牆內形成開口 ；在所述開口內形成N型替代柵堆疊；在所述半導體襯底上形成SiO2層；選擇性刻蝕去除P型器件區域SiO2層至犧牲柵堆疊露出；去除所述犧牲柵堆疊以在所述側牆內形成開口 ；在所述開口內形成P型替代柵堆疊。
12.根據權利要求I所述的方法，其中，在襯底上形成N型器件區域和P型器件區域兩者，以及所述分別在N型器件區域形成N型替代柵堆疊，在P型器件區域形成P型替代柵堆疊的步驟，包括選擇性刻蝕去除P型器件區域SiO2層至犧牲柵堆疊露出；去除所述犧牲柵堆疊以在所述側牆內形成開口 ；在所述開口內形成P型替代柵堆疊；在所述半導體襯底上形成SiO2層；選擇性刻蝕去除N型器件區域SiO2層至犧牲柵堆疊露出；去除所述犧牲柵堆疊以在所述側牆內形成開口 ；在所述開口內形成N型替代柵堆疊。
13.根據權利要求11或12所述的方法，其中，選擇性刻蝕去除N型器件區域SiO2層至犧牲柵堆疊露出的步驟包括首先，採用抗蝕劑掩蔽P型器件區域；接著，採用幹法刻蝕工 藝刻蝕SiO2層至N型器件區域犧牲柵堆疊露出。
14.根據權利要求11或12所述的方法，其中，選擇性刻蝕去除P型器件區域SiO2層至犧牲柵堆疊露出的步驟包括首先，採用抗蝕劑掩蔽N型器件區域；接著，採用幹法刻蝕工藝刻蝕SiO2層至P型器件區域犧牲柵堆疊露出。
15.根據權利要求11或12所述的方法，其中，所述去除犧牲柵堆疊以在所述側牆內形成開口，包括採用四甲基氫氧化氨TMAH溶液溼法腐蝕去除犧牲多晶矽柵電極層，採用HF+IPA+H20溶液溼法腐蝕去除犧牲SiO2柵介質層。
16.根據權利要求15所述的方法，其中，TMAH溶液中TMAH與H2O的體積百分含量比例為I : 15至I : 5，工藝溫度為50°C至80°C。
17.根據權利要求15所述的方法，HF+IPA+H20溶液中HF的體積百分比含量是10%至15%, IPA的體積百分比含量是O. 01%至1%。
18.根據權利要求11或12所述的方法，其中，所述在N型器件區域側牆開口內形成N型替代柵堆疊的步驟，包括在側牆開口內形成N型高k柵介質層，在所述N型高k柵介質層上形成N型金屬柵電極層，對所述N型金屬柵電極層和N型高k柵介質層進行刻蝕，以使得所述N型金屬柵電極層和N型高k柵介質層刻蝕後形成N型替代柵堆疊。
19.根據權利要求18所述的方法，其中，所述N型高k柵介質層包括HfSiON、HfLaON、HfTaON中的一種或幾種的組合。
20.根據權利要求18所述的方法，其中，所述N型金屬柵電極層包括TaN、TiN、HfN中的一種或幾種的組合。
21.根據權利要求11或12所述的方法，其中，所述在P型器件區域側牆開口內形成P型替代柵堆疊的步驟，包括在側牆開口內形成P型高k柵介質層，在所述P型高k柵介質層上形成P型金屬柵電極層，對所述P型金屬柵電極層和P型高k柵介質層進行刻蝕，以使得所述P型金屬柵電極層和P型高k柵介質層刻蝕後形成P型替代柵堆疊。
22.根據權利要求21所述的方法，其中，所述P型高k柵介質層包括HfA10N、HfSiAlON, HfTiON中的一種或幾種的組合。
23.根據權利要求21所述的方法，其中，所述P型金屬柵電極層包括A1N、TiAlN,TaAlN^MoAlN中的一種 或幾種的組合。
全文摘要
本發明公開了一種半導體器件的替代柵集成方法，包括提供半導體襯底；在半導體襯底上形成阱區域，定義N型器件區域和/或P型器件區域；在N型器件區域和/或P型器件區域上分別形成犧牲柵堆疊，犧牲柵堆疊包括犧牲柵介質層和犧牲柵電極層，其中，犧牲柵介質層位於半導體襯底上，犧牲柵電極層位於犧牲柵介質層上；環繞犧牲柵堆疊形成側牆；在犧牲柵堆疊兩側且嵌入半導體襯底形成源/漏區；在半導體襯底上形成SiO2層；在SiO2層上旋塗SOG；對SOG進行刻蝕至SiO2層露出；對SOG與SiO2層進行速率差刻蝕，實現SiO2層表面平坦化；隨後分別在N型器件區域形成N型替代柵堆疊，和/或在P型器件區域形成P型替代柵堆疊。
文檔編號H01L21/28GK102856180SQ20111018158
公開日2013年1月2日 申請日期2011年6月30日 優先權日2011年6月30日
發明者許高博, 徐秋霞 申請人:中國科學院微電子研究所