面向嵌入式系統的多級流水數位訊號處理器體系結構的製作方法
2023-04-23 02:24:11 1
專利名稱：面向嵌入式系統的多級流水數位訊號處理器體系結構的製作方法
技術領域：
本發明涉及一種面向嵌入式系統的多級流水數位訊號處理器體系結構，具體地說 是一種指令執行效率高，硬體開銷小，系統功耗低，適合於嵌入式系統領域開發和應用的多 級流水數位訊號處理器體系結構。
背景技術：
數位訊號處理器(Digital Signal ftOcessor，DSP)是一種獨特的微處理器，是以 數位訊號來處理大量信息的器件。它往往具有可編程性，而且其實時運行速度遠遠超過通 用微處理器，是數位化電子世界中日益重要的晶片。其最主要的特色即在於其強大的數據 處理能力和高運行速度，因而主要被用於涉及到大量數位訊號處理的領域。
自20世紀60年代以來，隨著計算機和信息技術的飛速發展，DSP也得到迅速發展， 目前已經被極為廣泛地應用於各種數位訊號處理場合，如通信、多媒體等領域中，DSP早就 成為不可或缺的重要組成之一。
如上文所述，DSP最重要的特點即對大量數據的高速處理能力，而隨著半導體技術 中特徵尺寸的不斷縮小，連線延遲等一系列問題對晶片性能的影響也不斷加大。在這種情 況下為了縮短關鍵路徑，提高系統性能，流水技術應運而生，並被廣泛應用於各種處理器設 計當中。同時，DSP主要被應用於各種嵌入式場合，而嵌入式設備最主要的特點是低功耗， 低硬體複雜度，因此在DSP設計中必須在性能與功耗、硬體開銷之間做出權衡。發明內容
本發明的目的是提供一種面向嵌入式系統的多級流水數位訊號處理器體系結構， 其採用多級流水技術，將每條指令執行過程分別劃分到多個流水階段上進行，有效提高指 令執行效率，改善處理器性能。同時，在滿足系統性能需求的前提下，兼顧考慮功耗及硬體 複雜度問題，採用硬體復用技術，在不損失性能的條件下儘可能降低系統功耗，減少硬體開 銷。
為了實現上述的技術目的，本發明的技術方案是一種面向嵌入式系統的多級流 水數位訊號處理器體系結構，其包括算術邏輯單元、寄存器文件單元、乘累加單元、程序計 數器控制單元、指令解碼器、地址發生器及相應的數據存儲器和程序存儲器，寄存器文件單 元的信號分別流向算術邏輯單元、乘累加單元、地址發生器和數據存儲器，算術邏輯單元、 乘累加單元、地址發生器和數據存儲器的信號流向寄存器文件單元；地址發生器的信號流 向數據存儲器；程序計數器控制單元的信號流向程序存儲器，程序存儲器的信號流向指令 解碼器，指令解碼器的信號發送其他模塊。
所述算術邏輯單元用於處理所有單字長運算指令以及所有單字長邏輯和移位指 令，所有這些指令都可以在單周期內完成執行，即下一條指令可以立刻使用其運算結果。這 樣可以在一定程度上解決由於流水技術而導致的數據冒險問題。
所述寄存器文件單元是一組32個通用寄存器模塊，其位寬均為16位；其包含兩個輸入埠和兩個輸出埠，輸出埠主要用於為其他模塊提供操作數，而輸入埠主要用 於寫入指令的執行結果。
所述乘法累加單元包含一個17女17的二進位補碼乘法器和一個40位加法器，並 內含四個累加存儲單元，其支持的運算包括濾波、自相關、轉換以及其他自定義的雙字長 運算指令。
所述程序計數器控制單元負責程序流程控制，主要處理硬體循環、跳轉及子程序 調用等事務，其輸出結果是程序計數結果，該結果對應於下一條程序存儲器中讀取指令的 地址，而結果的生成則是由其內部的有限狀態機控制的。
所述指令解碼器負責解析從程序存儲器讀取的指令，並根據其結果來為其他模塊 提供控制信號；其分為兩個部分一是負責解碼過程，另一個部分負責在流水線中的指定 周期將控制信號發送到各相應模塊。
所述地址發生器主要用於計算數據存儲器的地址，其支持八種不同的尋址模式。
所述處理器體系採用多級流水技術，將指令執行周期劃分為流水線上的多個階 段；對於通常操作而言，其流水階段依次為取指、譯指、取操作數、執行1、執行2或等待，結 果寫回寄存器文件；對於存儲訪問指令而言，其流水階段依次為取指、譯指、取操作數同 時生成地址、存儲訪問、等待，結果寫回寄存器文件。
本發明針對嵌入式系統需求，考慮到數位訊號處理器在嵌入式系統中低功耗，高 速度的特點，提出了一種面向嵌入式系統的多級流水數位訊號處理器體系結構，其有益效 果是有效提高指令執行效率，改善處理器性能。同時，在滿足系統性能需求的前提下，盡可 能降低整體功耗，減少硬體開銷。
下面結合附圖和具體實施方式
對本發明作進一步詳細的說明。
圖1是本處理器整體架構示意圖2是無線區域網基帶處理系統整體架構示意圖。
具體實施方式
如圖1所示，面向嵌入式系統的多級流水數位訊號處理器體系結構主要部件包括 算術邏輯單元(Arithmetic and Logic Unit, ALU)，寄存器文件(Register File Module, RF)，乘累加單元(Multiply and Accumulate Unit, MAC)，程序計數器控制單元(Program CounterControlIer, PC)，指令解碼器(Instruction Decoder, ID)，地址發生器(Address GenerationUnit,AGU)及相應的數據存儲器(DM0和DM1)和程序存儲器(PM)。
所述處理器體系採用多級流水技術，如表1所示，將指令執行周期劃分為流水線 上的多個階段；對於通常操作而言，其流水階段依次為取指、譯指、取操作數、執行1、執行 2或等待，結果寫回寄存器文件；對於存儲訪問指令而言，其流水階段依次為取指、譯指、 取操作數同時生成地址、存儲訪問、等待，結果寫回寄存器文件。
表1指令執行周期劃分為流水線上的多個階段
4階段通常操作存儲訪問1取指取指2譯指譯指3取操作數取操作數+地址生成4執行1存儲訪問5執行2/等待等待6結果寫回結果寫回
算術邏輯單元用於處理所有單字長運算指令(如加法(add)和減法(sub)等指 令)，以及所有單字長邏輯和移位指令(如邏輯與(and)，邏輯或(or)等指令)。所有這些 指令都能夠在單周期內完成執行，即下一條指令可以立刻使用其運算結果，因此可以在一 定程度上解決由於流水技術而導致的數據冒險問題。
算術邏輯單元的主體模塊是全加器模塊，主要用於完成加法、減法、比較等指令， 計算絕對值以及對操作數取反等操作。由於比較操作在本質上為減法操作，因此實際上完 成該類操作是通過觀察減法運算結果的標識位來判斷參與比較數值的大小的。
同時，在必要的時候，加法器的輸出結果(17位，包含一位進位位)會被進行飽和 處理。而移位指令以及邏輯指令則有自己單獨的相對應的運算模塊來負責處理。需要補充 說明的是，算術邏輯單元中涉及到的各種控制信號都是由指令解碼器產生的，主要用於告 訴算術邏輯單元將要產生何種操作。
寄存器文件單元是由一組32個通用寄存器組成的模塊，每個通用寄存器位寬均 為16位。寄存器文件模塊包含兩個輸入埠和兩個輸出埠。輸出埠主要用於為其他 模塊提供操作數，而輸入埠主要用於寫入指令的執行結果。
通常說來，輸入埠中只有一個被使用，另一個只有當執行特殊指令的時候才會 使用，比如特殊指令需要將兩個值同時寫入本模塊。當然，兩個輸入埠不能同時對同一個 寄存器進行寫入。而輸出埠則連接到一個多路選擇器，提供給其他模塊使用的操作數就 是在此處輸出的。
乘累加單元主要包含一個17 ★ 17的二進位補碼乘法器和一個40位加法器，該模 塊也是本架構中數據流動過程裡最為重要的模塊。所有在乘累加單元中執行的指令，其結 果都將被寫到四個累加存儲單元中的一個。每一個累加存儲單元均為40位寬，其具體分為 8位的保護位(用以避免累加過程中的數據溢出問題)和32位結果位。因為最終的運算結 果可能被用於除乘累加單元以外的其他任何模塊，而那些模塊中的操作數往往存放在通用 寄存器裡，因此乘累加單元還支持四捨五入及飽和操作。
本模塊同時支持有符號數和無符號數運算。對於有符號操作數，複製其最高有效 位的內容，並將其用於乘法器的符號標識位運算。而對於無符號數，該位被置零。這也就是 我們使用17 * 17位的乘法器，而非16 * 16位乘法器的原因。
同時，對於某些特殊指令而言，會給加法器一個16位的操作數，而加法器獲得的 另一個參與運算的數則來源於40位的累加存儲器。為了支持這種運算，我們在本模塊中添 加了寄存器擴展模塊。任何通用寄存器都可以執行組合、符號位擴展(高位置成符號位) 及零擴展操作(低位置成0)，這樣一來就解決了上述特殊指令操作時數據位寬不匹配的問題。
程序計數器控制單元是本處理器體系結構中最為重要的單元之一，它負責程序流 程控制，主要處理硬體循環、跳轉及子程序調用等事務。因為多數數位訊號處理算法都涉及 迭代運算，因此本架構包含一個內嵌的硬體循環機制，該機制可以按照一定的次數對指定 指令進行循環處理而不產生任何額外開銷。該循環過程是由三個特殊寄存器控制的，而這 三個特殊寄存器的值是由r印eat指令設置的。
程序計數器控制單元的輸出結果是程序計數結果，該結果對應於下一條程序存儲 器中讀取指令的地址。而其具體結果的生成則是由模塊內嵌的有限狀態機來控制的。
指令解碼器是負責解析從程序存儲器讀取的指令，並根據其結果來為其他模塊提 供控制信號。其分為兩個部分一個部分是負責解碼過程，另一個部分負責在流水線中的指 定周期將控制信號發送到各相應模塊。
絕大部分算術指令都是條件執行的。也就是說，絕大部分指令只在某些條件下執 行，或者當算術邏輯單元或乘累加單元中的標識位符合執行條件的時候，這些指令才被有 效執行。但需要說明的是，實際上，無論條件是否符合，處理器核中的所有指令都被執行，只 是當條件不符合的時候，執行的結果不會被寫回寄存器文件。但是，如果有指令在條件不符 合時執行，並且其執行結果會影響到條件標識位，即那些決定一條指令是否有效的標示，就 可能影響程序的正確性。因此這些標識位和相應的控制信號一起被綁定，以告知計算單元 此時是否需要更新標識位。
地址發生器主要用於計算兩個數據存儲器的地址。支持的尋址模式如表2所示， 其中rY代表寄存器文件中的通用寄存器，arX代表地址發生器內部的四個地址寄存器中的 任一個。
表2地址發生器支持的尋址模式
權利要求
1.一種面向嵌入式系統的多級流水數位訊號處理器體系結構，其特徵在於包括算術 邏輯單元、寄存器文件單元、乘累加單元、程序計數器控制單元、指令解碼器、地址發生器及 相應的數據存儲器和程序存儲器，寄存器文件單元的信號分別流向算術邏輯單元、乘累加 單元、地址發生器和數據存儲器，算術邏輯單元、乘累加單元、地址發生器和數據存儲器的 信號流向寄存器文件單元；地址發生器的信號流向數據存儲器；程序計數器控制單元的信 號流向程序存儲器，程序存儲器的信號流向指令解碼器，指令解碼器的信號發送其他模塊。
2.按照權利要求1所述的面向嵌入式系統的多級流水數位訊號處理器體系結構，其特 徵在於所述處理器體系採用多級流水技術，將指令執行周期劃分為流水線上的多個階段； 對於通常操作而言，其流水階段依次為取指、譯指、取操作數、執行1、執行2或等待，結果 寫回寄存器文件；對於存儲訪問指令而言，其流水階段依次為取指、譯指、取操作數同時 生成地址、存儲訪問、等待，結果寫回寄存器文件。
3.按照權利要求1所述的面向嵌入式系統的多級流水數位訊號處理器體系結構，其 特徵在於所述算術邏輯單元用於處理所有單字長運算指令以及所有單字長邏輯和移位指 令，所有這些指令都可以在單周期內完成執行，即下一條指令可以立刻使用其運算結果。
4.按照權利要求1所述的面向嵌入式系統的多級流水數位訊號處理器體系結構，其特 徵在於所述寄存器文件單元是一組32個通用寄存器模塊，其位寬均為16位；其包含兩個 輸入埠和兩個輸出埠，輸出埠主要用於為其他模塊提供操作數，而輸入埠主要用 於寫入指令的執行結果。
5.按照權利要求1所述的面向嵌入式系統的多級流水數位訊號處理器體系結構，其特 徵在於所述乘法累加單元包含一個17 * 17的二進位補碼乘法器和一個40位加法器，並 內含四個累加存儲單元，其支持的運算包括濾波、自相關、轉換以及其他自定義的雙字長 運算指令。
6.按照權利要求1所述的面向嵌入式系統的多級流水數位訊號處理器體系結構，其特 徵在於所述程序計數器控制單元負責程序流程控制，主要處理硬體循環、跳轉及子程序調 用等事務，其輸出結果是程序計數結果，該結果對應於下一條程序存儲器中讀取指令的地 址，而結果的生成則是由其內部的有限狀態機控制的。
7.按照權利要求1所述的面向嵌入式系統的多級流水數位訊號處理器體系結構，其特 徵在於所述指令解碼器負責解析從程序存儲器讀取的指令，並根據其結果來為其他模塊 提供控制信號；其分為兩個部分一是負責解碼過程，另一個部分負責在流水線中的指定 周期將控制信號發送到各相應模塊。
8.按照權利要求1所述的面向嵌入式系統的多級流水數位訊號處理器體系結構，其特 徵在於所述地址發生器主要用於計算數據存儲器的地址，其支持八種不同的尋址模式。
全文摘要
本發明公開了一種包括算術邏輯單元、寄存器文件、乘累加單元、程序計數器控制單元、指令解碼器、地址發生器及相應數據和程序存儲器的面向嵌入式系統的多級流水數位訊號處理器體系結構；該體系結構採用多級流水技術，以提高指令執行效率，其可以良好地應用於各種嵌入式開發場合，有效提高系統效率，同時，其整體功耗較低，且其實現的硬體開銷也相對較低。
文檔編號G06F9/38GK102033737SQ20101020046
公開日2011年4月27日 申請日期2010年6月13日 優先權日2010年6月13日
發明者何書專, 劉大可, 李麗, 潘紅兵, 王佳文 申請人:蘇州和邁微電子技術有限公司