一種數據信道的解擾解擴裝置製造方法

2023-04-22 20:09:11

一種數據信道的解擾解擴裝置製造方法
【專利摘要】本發明提供一種數據信道的解擾解擴裝置，該裝置包括：碼片旋轉及相關電路，用於根據碼片偏移量chip_offset，用S個二選一開關從2S個碼片天線數據ant_data0ant_data(2S-1)中選取參與相關累加的S個碼片天線數據，然後將該S個碼片天線數據與偽隨機碼做相關操作，輸出相關後的S個碼片Chip0～Chip(S-1)，其中，S＝2X，0＜＝chip_offset＜S，S、X、chip_offset均為正整數；碼片累加及旋轉電路，用於根據擴頻因子SF對Chip0～Chip(S-1)中的相鄰SF個碼片進行累加，且在累加過程中對碼片作旋轉，得到正確排序的S個碼片的相關累加結果，其中，SF＝2j，j均為正整數。本發明所述的裝置可以減少數據信道的解擾解擴所需多路選擇器，減小實現面積。
【專利說明】一種數據信道的解擾解擴裝置

【技術領域】
[0001] 本發明涉及通信領域，更具體地，涉及一種用於數據信道的解擾解擴裝置。

【背景技術】
[0002] UMTS (Universal Mobile Telecommunications System，通用移動通訊系統）作 為一個完整的3G移動通信技術標準，首選採用WCDMA (Wideband Code Division Multiple Access，寬帶碼分多址）作為其空中接口標準。WCDMA屬於擴頻通信，採用雙向閉環功控、發 射和接收分集、RAKE接收抗多徑衰落、卷積碼和Turbo碼信道編解碼等技術。
[0003] 移動通信信道與固定通信信道有很大的不同，接收機移動時天線收到的電磁波可 由發射機天線發射後直線到達，也可以經過反射、衍射等多條路徑延遲傳播後到達，因此接 收信號具有很多的多徑（finger)時延，這些多徑結果互相干擾，形成無線信道的多徑衰 落。
[0004] 在WCDMA基帶接收機端，利用導頻PN碼的相關性，對接收信號中可分辨的多徑分 量分別進行跟蹤、接收，輸出基帶信號並進行路徑合併，這種接收信號的方式稱為RAKE相 關接收。RAKE接收對各多徑分別進行相關解調，這些相關解調器也被稱為多徑接收器（RAKE fingers)，然後將這些多徑接收器的輸出進行合併，送入信道解碼器進行後面的處理。RAKE 相關接收利用多徑分量，等效地增加了接收到的發射功率，達到抗多徑衰落的目的。
[0005] 此外，為了使WCDMA支持上行鏈路的高速率數據傳輸，第三代合作組織（3GPP)的 R6引入了增強型物理上行信道E-DCH(Enhanced Dedicated Channel，增強型物理信道），它 允許最小的SF(Spreading Factor,擴頻因子）等於2。
[0006] 對於數據信道解調而言，碼片級處理是第一步，碼片級處理主要完成WCDMA物理 層的多徑跟蹤和解擾解擴功能，將採樣數據轉化成符號數據，而解擾解擴是將碼片數據轉 化為符號數據的關鍵技術。
[0007] 數據信道解調一般採用二次解擴方式，本發明涉及的一次解擾解擴處理過程中， 以32個碼片（chip)作為一個單位進行相關和累加，稱之為一個IP (Iteration Period)。 同一信道內多個多徑（finger)之間存在碼片偏移（chip offset),相對於天線系統定時， 是有先有後的。由於不同多徑的碼片偏移不同，要解調32個碼片的天線數據，在最大偏移 為1個IP的情況下，就需要一次讀取64個碼片的天線數據，然後根據finger各自的chip offset，從64個碼片中取出32個碼片來進行相關和累加。這種從64個碼片中取出32個 碼片的選擇過程，稱之為碼片的相位旋轉。
[0008] 通常的相位旋轉的方法，就是從64個碼片中根據chip offset選擇出32個碼片， 而電路設計的實現過程中，由於chip offset的取值範圍為0?31，則是需要N個32選1 的多路選擇器（MUX)，如果每個碼片的數據為12bit，需要選擇32個碼片，則共需要384個 32選1的MUX。這種方法實現的電路延時又長，面積又大（32選1的MUX在電路實現上佔 用的面積較大）。即使分成兩級，第一級384個8選1的MUX，第二級384個4選1的MUX， 延時相對會短，但MUX的個數還是不會減少。


【發明內容】

[0009] 為解決上述所述的技術缺陷，本發明提供一種可以減少所需多路選擇器，減小實 現面積的數據信道的解擾解擴裝置。
[0010] 為解決上述技術問題，本發明採取以下技術方案：
[0011] -種數據信道的解擾解擴裝置，該裝置包括：
[0012] 碼片旋轉及相關電路，用於根據碼片偏移量chip_offset，用S個二選一開關從 2S個碼片天線數據ant_data0?ant_data(2S_l)中選取參與相關累加的S個碼片天線數 據，然後將該S個碼片天線數據與偽隨機碼做相關操作，輸出相關後的S個碼片ChipO? Chip (S-1)，其中，S = 2X，0 < = chip_offset < S，S、X、chip_offset 均為正整數；
[0013] 碼片累加及旋轉電路，用於根據擴頻因子SF對ChipO?Chip (s-1)中的相鄰SF個 碼片進行累加，且在累加過程中對碼片作旋轉，得到正確排序的S個碼片的相關累加結果， 其中，SF = 2\ j均為正整數。
[0014] 優選地，碼片旋轉及相關電路包括：
[0015] 二選一開關電路，包括S個二選一開關Switch_i，每一個二選一開關Switch_i根 據一選通信號select」從輸入的兩個碼片天線數據ant_data(i)和ant_data(i+S)中選 擇一個輸出，其中，i =〇，1，···，（S-1);
[0016] 解碼電路，用於根據碼片偏移量chip_offset生成各個二選一開關的選通信號 select_i，使得在 i = chip_offset 時，二選一開關 Switch_i 輸出 ant_data (i);
[0017] 碼片相關電路，用於將二選一開關電路輸出的碼片與偽隨機碼進行相關操作，輸 出相關後的S個碼片ChipO?Chip (S-1)。
[0018] 優選地，碼片累加及旋轉電路包括X階電路，其中：
[0019] 第一階電路包括2(5H)個第1階運算單元st印0_11和2(5H)個鎖存單元，Μ = 0， 1，…（2^4-1)，其中：
[0020] 每個第1階運算單元stepO_M包括一累加旋轉單元，用於在chip_offset[0] = 0 時，輸出 Chip(2M)和 Chip(2M+l)的累加結果，在 chip_offset[0] = 1 時，輸出 Chip(2M+l) 和Chip(2M+2)的累加結果；
[0021] 每個鎖存單元用於將對應的第1階運算單元stepO_M的輸出stepO_symbol (M)鎖 存一個時鐘節拍後輸出；
[0022] 第X階電路包括個第X階運算單元st印(x-l)_Z和2Μ個鎖存單元，X = 2,3, · · ·，（Χ-1)，Ζ = 0，1，· · ·（2(χ-χ)_1)，其中：
[0023] 每個第X階運算單元step (χ_1)_Ζ包括一累加旋轉單元，用於在chip_ ofTset[x_l] = 0 時，輸出 step(x_2)_symbol(2Z)和 step(x_2)_symbol(2Z+l)的累 加結果，在 chip_ofTset[x_l] = 1 時，輸出 step(x_2)_symbol(2Z+l)和 step(x_2)_ symbol (2Z+2)的累加結果；
[0024] 每個鎖存單元用於將對應的第X階運算單元step(x_l)_Z的輸出step(x_l)_ symbol (Z)鎖存一個時鐘節拍後輸出；
[0025] 第X階電路包括一個第X階運算單元和一個鎖存單元，其中：
[0026] 該第X階運算單元st印(X_1)_0包括一加法器，用於將兩個Χ-l階運算單元的輸 出 step(X_2)-symbol (0)和 step(X_2)-symbol(1);
[0027] 該鎖存單元，用於將該加法器的輸出鎖存一個時鐘節拍後輸出，得到正確排序的S 個碼片的相關累加結果。
[0028] 優選地，第1階運算單元st印0_M中的累加旋轉單元包括：
[0029] 二選一開關，用於在選通信號chip_offset[0] = 1時，從兩個輸入Chip(2M)和 Chip(2M+2)中選擇 Chip(2M+2)輸出，在 chip_offset[0] = 0 時，選擇 Chip(2M)輸出；
[0030] 加法器，用於將同單元的二選一開關的輸出與Chip(2M+l)累加後輸出；
[0031] 第X階運算單元St印(x-l)_z中的累加旋轉單元包括：
[0032] 二選一開關，用於在選通信號chip_offset[x_l] = 1時，從兩個輸入step(x_2)_ symbol(2Z)和 step(x_2)_symbol(2Z+2)中選擇 step(x_2)_symbol(2Z+2)輸出，在 chip_ offset[l] = 0 時，選擇 step(x_2)_symbol(2Z)輸出；
[0033] 加法器，用於將同單元的二選一開關的輸出與st印(x_2)_symbol(2Z+l)累加後 輸出。
[0034] 優選地，每個第X階運算單元step (x-1) _Z還包括一個第X階旁路旋轉單 兀 step (x_l)_Z_BR 和一個第 x 階選擇單兀 step (x_l)_Z_SL，χ = 2,3，···，Χ，Ζ = 0， 1，· · ·（2(χ_χ)-1)，其中：
[0035] 第χ階旁路旋轉單元step (x-1) _Z_BR包括（χ-1)個旁路旋轉子單元step (x-1) _ Z_BR⑵_)，旁路旋轉子單元st印(x-l)_Z_BR⑵）用於SF = 2^_時對輸入碼片的旁路和旋 轉，j = 1，2,…，（x-1)，在 Z+1 <= chip_offset[p:q] < Ζ+2(χ-χ)+1 時，前 2(χ-χ)拍輸出 step (x_2)_symbol (Ζ+2(χ χ))，後 2(χ χ)拍輸出 step (x_2)_symbol (Ζ)，在 chip_offset [p: q] = Z+2(x-x)+l 時，前 2(x-x)拍輸出 step (x_2)_symbol (Z)，後 2(x-x)拍輸出 step(x_2)_symbol (Z+2(x-x))，q = j，p = j+X-x ;
[0036] 第x階選擇單元step (x-1)_Z_SL與第x階運算單元step (x-1)_Z內的（x-1) 個旁路旋轉子單元和累加旋轉單元的輸出連接，用於在SF 2(rf時，將該累加旋轉單元的輸出作為該第χ階運算單元step(x_l)_ Z 的輸出 step (χ-l)-symbol ⑵。
[0037] 優選地，旁路旋轉子單元step (χ_1)_Ζ_ΒΚ(2·〇包括：
[0038] 第χ階解碼器，用於根據碼片偏移量和時鐘節拍輸出選通信號，使得在在Ζ+1 < =chip_offset[p:q] < Ζ+2(χ-χ)+1時，同一子單元的二選一開關在前2(χ-χ)拍輸出 step (x_2)_symbol (Ζ+2(χ χ))，後 2(χ χ)拍輸出 step (x_2)_symbol (Ζ)，在 chip_offset [p: q] = Z+2M+1時，同一子單元的二選一開關在前拍輸出 step (χ-2)-symbol (Ζ)，後 2(Χχ)拍輸出 step (χ-2)-symbol (Ζ+2(Χχ));
[0039] 二選一開關，用於根據同一子單元的第χ階解碼器輸出的選通信號，在從兩個輸 入 step (x_2)_symbol (Ζ)和 step (x_2)_symbol (Ζ+2(χ χ))中選擇一個輸出。
[0040] 優選地，S = 2、4、8、16、32、64、128 或 256。
[0041] 優選地，該解擾解擴裝置用於WCDMA系統數據信道解調中的一次解擾解擴，支持 該系統規定的各種SF，其中SF最小為2。
[0042] 採取以上所述的技術方案，與通常的解擾解擴相比，減少了所需要用到的多路選 擇器的數量，從而減小設計實現上的面積。並且還可以支持各種版本的WCDMA物理層協議， 包括擴頻因子SF = 2或4的多碼傳輸的高速數據業務用戶的解調任務。

【專利附圖】

【附圖說明】
[0043] 在此說明的附圖用來提供對本發明的進一步理解，構成本申請的一部分，本發明 的示例性的實施例及其說明用於解釋本發明，並不構成對本發明的限制；在附圖中：
[0044] 圖1是本發明實施例的碼片旋轉及相關電路的結構圖；
[0045] 圖2是本發明實施例的碼片累加及旋轉電路的示意圖；
[0046] 圖3是圖2的第一階電路中第1階運算單元和鎖存單元的結構圖；
[0047] 圖4是圖2中的第二階電路中第2階運算單元和鎖存單元的結構圖；
[0048] 圖5是圖2中的第三階電路中第3階運算單元和鎖存單元的結構圖；
[0049] 圖6是圖2中的第四階電路中第4階運算單元和鎖存單元的結構圖；以及
[0050] 圖7是圖2中的第五階電路中第5階運算單元和鎖存單元的結構圖。

【具體實施方式】
[0051] 為了使本發明的技術方案更加清楚明白，下面結合附圖和具體實施例對本發明做 進一步詳細闡述。需要說明的是，在不衝突的情況下，本申請中的實施例及實施例中的各種 方式可以相互組合。
[0052] 實施例一
[0053] 本實施例的數據信道的解擾解擴裝置包括：
[0054] 碼片旋轉及相關電路，用於根據碼片偏移量chip_offset，用S個二選一開關從 2S個碼片天線數據ant_data0?ant_data(2S_l)中選取參與相關累加的S個碼片天線數 據，然後將該S個碼片天線數據與偽隨機碼做相關操作，輸出相關後的S個碼片ChipO? Chip (S-1)，其中，S = 2X，0 < = chip_offset < S，S、X、chip_offset 均為正整數；
[0055] 碼片累加及旋轉電路，用於根據擴頻因子SF對ChipO?Chip (S-1)中的相鄰SF個 碼片進行累加，且在累加過程中對碼片作旋轉，得到正確排序的S個碼片的相關累加結果， 其中，SF = 2\ j均為正整數。
[0056] 碼片旋轉及相關電路包括：
[0057] 二選一開關電路，包括S個二選一開關Switch_i，每一個二選一開關Switch_i根 據一選通信號select」從輸入的兩個碼片天線數據ant_data(i)和ant_data(i+S)中選 擇一個輸出，其中，i =〇，1，···，（S-1);
[0058] 解碼電路，用於根據碼片偏移量chip_offset生成各個二選一開關的選通信號 select_i，使得在 i = chip_offset 時，二選一開關 Switch_i 輸出 ant_data (i);
[0059] 碼片相關電路，用於將二選一開關電路輸出的碼片與偽隨機碼進行相關操作，輸 出所述相關後的S個碼片ChipO?Chip (S-1)。
[0060] 碼片累加及旋轉電路包括X階電路，其中：
[0061] 第一階電路包括2(5H)個第1階運算單元st印0_11和2(5H)個鎖存單元，Μ = 0， 1，…，其中：
[0062] 每個第1階運算單元stepO_M包括一累加旋轉單元，用於在chip_offset[0] = 0 時，輸出 Chip(2M)和 Chip(2M+l)的累加結果，在 chip_offset[0] = 1 時，輸出 Chip(2M+l) 和Chip (2M+2)的累加結果；該累加旋轉單元可包括：二選一開關，用於在選通信號chip_ offset[0] = 1 時，從兩個輸入 Chip(2M)和 Chip(2M+2)中選擇 Chip(2M+2)輸出，在 chip_ offset [0] = 0時，選擇Chip (2M)輸出；及加法器，用於將同單元的二選一開關的輸出與 Chip (2M+1)累加後輸出；
[0063] 每個鎖存單元用於將對應的第1階運算單元stepO_M的輸出stepO_symbol (M)鎖 存一個時鐘節拍後輸出；
[0064] 第X階電路包括2( x 4個第X階運算單元st印(x-l)_Z和個鎖存單元，X = 2,3, · · ·，（Χ-1)，Ζ = 0，1，· · ·（2(χ-χ)-1)，其中：
[0065] 每個第X階運算單元step (χ_1)_Ζ包括一累加旋轉單元，用於在chip_ ofTset[x_l] = 0 時，輸出 step(x_2)_symbol(2Z)和 step(x_2)_symbol(2Z+l)的累 加結果，在 chip_ofTset[x_l] = 1 時，輸出 step(x_2)_symbol(2Z+l)和 step(x_2)_ symbol (2Z+2)的累加結果；該累加旋轉單元可包括：二選一開關，用於在選通信號chip_ ofTset[x_l] = 1 時，從兩個輸入 step(x_2)_symbol(2Z)和 step(x_2)_symbol(2Z+2)中選 擇 step (x_2)_symbol (2Z+2)輸出，在 chip_offset [1] = 0 時，選擇 step (x_2)_symbol (2Z) 輸出；加法器，用於將同單兀的二選一開關的輸出與step(x_2)_symbol(2Z+l)累加後輸 出。
[0066] 每個鎖存單元用於將對應的第X階運算單元step(x_l)_Z的輸出step(x_l)_ symbol (Z)鎖存一個時鐘節拍後輸出；
[0067] 第X階電路包括一個第X階運算單元和一個鎖存單元，其中：
[0068] 該第X階運算單元st印(χ-1)_0包括一加法器，用於將兩個X-1階運算單元的輸 出 step(X_2)_symbol(0)和 step(X_2)_symbol(l)累加；
[0069] 該鎖存單元，用於將該加法器的輸出鎖存一個時鐘節拍後輸出，得到正確排序的S 個碼片的相關累加結果。
[0070] 上述解擾解擴裝置如果要支持多種SF，如2,4,... 16, 32,...等，則需要在第2階 開始的各階運算單元中增加旁路旋轉單元和選擇單元，具體如下：
[0071] 每個第X階運算單元step (x_l)_Z還包括一個第X階旁路旋轉單元step (x_l)_ Z_BR 和一個第 X 階選擇單兀 step (x_l)_Z_SL，X = 2, 3, · · ·，X，Z = 0,1，· · ·（2(x_x)_l)，其 中：
[0072] 第X階旁路旋轉單元step (x_l)_Z_BR包括（x-1)個旁路旋轉子單元step (x_l)_ Z_BR⑵_)，旁路旋轉子單元st印(x-l)_Z_BR⑵）用於SF = 2^_時對輸入碼片的旁路和旋 轉，j = 1，2,…，（x-1)，在 Z+1 <= chip_offset[p:q] < Ζ+2(χ-χ)+1 時，前 2(χ-χ)拍輸出 step (x_2)_symbol (Ζ+2(χ χ))，後 2(χ χ)拍輸出 step (x_2)_symbol (Ζ)，在 chip_offset [p: q] = Z+2(x-x)+l 時，前 2(x-x)拍輸出 step (x_2)_symbol (Ζ)，後 2(x-x)拍輸出 step(x_2)_symbol (Z+2(x-x))，q = j，p = j+X-x ;
[0073] 第x階選擇單元step (x-1)_Z_SL與第x階運算單元step (x-1)_Z內的（x-1) 個旁路旋轉子單元和累加旋轉單元的輸出連接，用於在SF 2(!rt)時，將該累加旋轉單元的輸出作為該第X階運算單元step(x_l)_ Z 的輸出 step (χ-l)-symbol ⑵。
[0074] 在具體實現時，上述所述旁路旋轉子單元8?θρ(χ_1)Ζ_ΒΚ(2·〇可包括：
[0075] 第X階解碼器，用於根據碼片偏移量和時鐘節拍輸出選通信號，使得在在Ζ+1 < =chip_offset[p:q] < Ζ+2(χ-χ)+1時，同一子單元的二選一開關在前2(χ-χ)拍輸出 step (x_2)_symbol (Ζ+2(χ χ))，後 2(χ χ)拍輸出 step (x_2)_symbol (Ζ)，在 chip_offset [p: q] = Z+2M+1時，同一子單元的二選一開關在前拍輸出 step (χ-2)-symbol (Ζ)，後 2(Χχ)拍輸出 step (χ-2)-symbol (Ζ+2(Χχ));
[0076] 二選一開關，用於根據同一子單元的第χ階解碼器輸出的選通信號，在從兩個輸 入 step (x_2)_symbol (Ζ)和 step (x_2)_symbol (Ζ+2(χ χ)中選擇一個輸出。
[0077] 本實施例的上述解擾解擴裝置可用於WCDMA系統數據信道解調中的一次解擾解 擴，支持該系統規定的各種SF，而S如可以為2、4、8、16、32、64、128或256。
[0078] 實施例二
[0079] 本實施例數據信道碼片級解擾解擴的處理基於實施例一，是以32個碼片為單位 進行相關和累加操作的。由於同一信道內多個finger的碼片數據相對於天線系統定時是 有先有後的，即不同的finger相對於天線系統定時的偏移是有差別的，我們把它叫做chip offset (碼片偏移）。例如，一個finger的chip offset等於7,則在進行數據信道解調時， 要從天線數據的時隙內的第7個的碼片開始，以32個碼片為單位進行相關和累加操作。由 於不同的finger的chip offset不同，對於32個碼片為處理單元而言，chip offset最 大為31碼片，即chip offset範圍是0?31，則在處理同一信道多個finger時，需要一次 取出64個碼片的天線數據，然後根據finger各自的chip offset，從64個碼片中取出32 個碼片來進行相關和累加，以chip offset等於7為例，用於相關和累加的32碼片數據的 正確順序是：chip7, chip8, chip9, chiplO, · · ·，chip30, chip31，chip32, chip33, chip34， chip35, chip36, chip37, chip38 (從chip offset對應的碼片起從小到大依次取出32個）。 這種碼片的選擇過程，稱做碼片的相位旋轉。可以看出，相位旋轉的粒度跟碼片級解擾解擴 的處理粒度直接相關，數量上並不是嚴格限制的，本實施例只是基於32chip的處理粒度論 述的。
[0080] 碼片的相位旋轉後得到是用於單碼片相關的數據，與PN碼進行相關，相關後的碼 片數據進行累加。對於數據信道解擾解擴而言，由於SF不同，碼片累加的個數也不同，比如 SF等於2則是相鄰的2個碼片累加成符號然後輸出，SF等於4則是相鄰的4個碼片累加成 符號然後輸出，以此類推。由於解擾解擴是以32碼片為單位進行相關和累加，這裡的相關 也是32階的，所以最大32個數據累加。對於SF小於32的，累加到SF，SF大於等於32的， 累加到32碼片。因為這裡是解擾後的第一次解擴處理，所以對於SF大於32的，需要後續 的第二次解擴後才能得到符號，這裡得到的只是累加到32的數據；對於SF小於等於32的， 累加到SF，得到是符號。
[0081] 本實施例數據信道的解擾解擴裝置包括以下電路：
[0082] 碼片旋轉及相關電路，用於從取出的64碼片天線數據中選取參與相關累加的32 碼片天線數據，也就是相位旋轉，並將經過旋轉後的天線數據與偽隨機碼例如PN碼做相關 操作，輸出32碼片；
[0083] 碼片累加及旋轉電路，用於根據SF將32個碼片的相關結果累加，在累加過程中對 碼片作旋轉，得到正確排序的32碼片相關累加結果。
[0084] 其中：
[0085] 碼片旋轉及相關電路如圖1所示，圖中，ant_data_0、ant_data_l、.......ant_ data63表示天線數據中的64個碼片；mix_pn表示混合PN碼，用於碼片的相關操作； select_0、select_l、.......select_31表示二選一開關的選通信號；文中，X[i，j]表 示取二進位信號X的第i?j位，X[i]表示取二進位信號X的第i位，如圖中的chip_ offset[4:0]表示取chip_offset信號的第4位至第0位，mix_pn[l:0]表示取mix_pn信 號的第1位至第0位。
[0086] 如圖所示，該碼片旋轉及相關電路包括：
[0087] 二選一開關電路，包括32個二選一開關Switch_i，每一個二選一開關Switch_i根 據一選通信號select」從輸入的兩個碼片的天線數據ant_data(i)和ant_data(i+32)中 選擇一個輸出。
[0088] 解碼電路（Coding)，用於根據碼片偏移量chip_offset生成各二選一開關的 選通信號select_i，使得在i = chip_offset 時，二選一開關 Switch_i 輸出碼片 ant_data(i)。
[0089] 碼片相關電路，包括32個子相關電路（Chip_C〇rrelate)，用於將32個二選一開關 輸出的碼片與PN碼的相應位進行相關操作，輸出相關後的32碼片ChipO?Chip (31)。這 裡需要對PN碼也按照Chip_〇fTSet進行旋轉，將連續的32個值旋轉為和天線碼片相同的 相位，由於單碼片的PN只有2bit，所以這裡消耗的資源相對很少。
[0090] 其中，i = 0,1，. · ·，31，chip_offset 為碼片偏移量，用 5bit 表示即 chip_ offset[4:0]。
[0091] 通過上述二選一開關電路選擇出來的32個碼片是有效的碼片數據，然後和PN碼 進行相關操作輸出chipO?chip31，但是從圖1很容易看出，碼片從0到31的排序不是 需要的正確排序。仍以chip offset等於7為例，將ant_data(i)相關後對應的Chip記 為Chip' (i)，用於後續相關和累加的32碼片ChipO?Chip31用Chip' (i)表示的正確 順序是：chip' 7，chip' 8，chip' 9，chip' 10，···，chip' 30，chip' 31，chip' 32， chip' 33，chip' 34，chip' 35，chip' 36，chip' 37，chip' 38;而經本實施例旋轉和相 關後得到的 32碼片 ChipO ?Chip31 用 Chip' (i)表示是：chip^ 32，chip^ 33，chip^ 34， chip' 35, chip' 36, chip' 37, chip' 38, chip' 7, chip' 8, chip' 9, chip' 10,…， chip' 30，chip' 31。SP，chip offset > = 1 的情況下，以 chip offset 對應的 chip 為 分隔點，前面是編號大於31的一組正確排序的碼片，後面是編號小於31的一組正確排序的 碼片，但整體上存在錯位。因此在後續根據SF進行累加時，還需要把這32個碼片進一步旋 轉，以獲得正確的排序。這裡旋轉是因為旋轉及相關電路的相位旋轉把有效碼片的順序打 亂了，這種旋轉及相關電路的設計是為了減少過多的多路選擇器，減少設計實現上的面積。
[0092] 圖2從總體上描述了本實施例的碼片累加及旋轉電路，該電路一方面要根據SF選 擇累加的級數，即相鄰幾個碼片進行累加；另一方面要根據chip offset將chipO?chip31 旋轉為正確的碼片順序，進行累加及旁路輸出。如圖所示，本實施例採用五階電路實現對不 同SF的碼片累加和旋轉，前一階的輸出作為後一階的輸入。因 SF最小為2,故第一階電路只 需根據碼片偏移將兩兩相鄰的碼片相加，其餘4階的累加需要根據SF判斷是繼續累加還是 將加法器旁路。圖中的Acc_step0_0?Acc_step0_15表示組成第一階電路的16個一階子 電路，Acc_stepl_0?Acc_stepl_7表示組成第二階電路的8個二階子電路，依此類似，Acc_ step4表示第五階電路。為了調整之前碼片旋轉造成的錯位，讓不同的時鐘節拍cycle_cnt 能輸出正確的符號，需要根據chip_offset和cycle_cnt來控制旋轉。
[0093] 需要說明的是，相位旋轉的粒度跟碼片級解擾解擴的處理粒度直接相關，碼片數 量上並不是嚴格限制的，本實施例是基於32個碼片的處理粒度論述的，故採用五階累加和 旋轉電路進行累加和旋轉，因為只做一次解擴，最大只需要累加到32碼片（即S等於32)， SF大於32碼片時，在二次解擴中根據SF繼續累加；如果一次解擴最大需要累加到64碼片， 則需要六階累加和旋轉電路，如果一次解擴只累加到16碼片，則只需要四階累加和旋轉電 路，一次解擴的粒度可以根據需要自由選擇，一般小於等於64碼片。
[0094] 第一階電路包括16個第1階運算單元st印0_11和16個鎖存單元，0 < = Μ < 16。 圖3示出了一個第1階運算單元^印0_11和對應的一個鎖存單元構成的一個第1階子電路 Acc_stepO_M，如圖所不，
[0095] 每個第1階運算單元stepO_M包括一累加旋轉單元，該累加旋轉單元包括：
[0096] 二選一開關，用於在選通信號chip_offset[0] = 1時，從兩個輸入Chip(2M)和 Chip(2M+2)中選擇 Chip(2M+2)輸出，在 chip_offset[0] =0 時，選擇 Chip(2M)輸出。
[0097] 加法器，用於將二選一開關輸出的碼片數據與Chip (2M+1)累加後輸出。
[0098] 每個鎖存單元用於將對應的第1階運算單元stepOM的輸出stepO_symbol (M)鎖 存一個時鐘節拍後輸出，可以用D觸發器實現。
[0099] 第二階電路包括8個第2階運算單元st印1_N和8個鎖存單元，0<=N< 8。圖4 示出了一個第2階運算單元stepl_N和對應的一個鎖存單元構成的一個第2階子電路Acc_ stepl_N，該第2階運算單元stepl_N包括一累加旋轉單元、一旁路旋轉單元stepl_N_BR和 一選擇單元，該累加旋轉單元實現相鄰4碼片的累加，如果SF = 2,則不需要碼片累加，只 需要根據chip_offSet進行相位旋轉，輸出16個符號即可。16個符號要16拍輸出，所以 cycle_cnt取值0?15，cycle_cnt[3]為0輸出前8拍符號，cycle_cnt[3]為1輸出後8 拍符號。
[0100] 如圖4所示，其中：
[0101] 該累加旋轉單元包括：
[0102] 二選一開關，用於在選通信號chip_offset[l] =1時，從兩個輸入step0_ symbol(2N)和 stepO_symbol(2N+2)中選擇 stepO_symbol(2N+2)輸出，在 chip_offset[l] =0 時，選擇 stepO_symbol (2N)輸出。
[0103] 加法器，用於將同單元二選一開關的輸出與St印0_symbol(2N+l)累加後輸出。
[0104] 該旁路旋轉單元stepl_N_BR包括一個旋轉子單元stepl_N_BR(2)，該旋轉子單元 stepl_N_BR(2)又包括：
[0105] 第2階解碼器（St印1 Coding)，用於根據碼片偏移量和時鐘節拍輸出選通信號， 使得在N+1 <= chip_offset[4:l] < N+9時，同一子單元的二選一開關在前8拍輸出 stepO_symbol(N+8)，後 8 拍輸出 stepO_symbol(N);在 chip_offset[4:l] = N+9時，同一子單元的二選一開關在前8拍輸出stepO_symbol (N)，後8 拍輸出 stepO_symbol (N+8)。
[0106] 二選一開關，用於根據選通信號，從兩個輸入Step0_symbol (N)和step0_ symbol (N+8)中選擇一個輸出。
[0107] 該選擇單元用於根據擴頻因子SF，在SF = 2時，將旁路旋轉單元的輸出作為第2 階運算單元stepl_N的輸出stepl_symbol (N)，在SF > 2時，將該累加旋轉單元的輸出作為 第2階運算單元stepl_N的輸出stepl_symbol (N)。該選擇單元可以用一個二選一開關實 現，如圖中選通信號用SF > 2表示的1個二選一開關。（選通信號為SF > 2、SF > 4、SF > 8、SF > 16都表示該條件成立時選通信號的值為1)。
[0108] 每個鎖存單元用於將對應的第2階運算單元stepl_N的輸出stepl_symbol (N)鎖 存一個時鐘節拍後輸出，0 < = N < 8。
[0109] 第三階電路包括4個第3階運算單元st印2_P和4個鎖存單元，0 < = P < 4,圖 5示出了一個第3階運算單元和對應的一個鎖存單元構成的一個第3階子電路ACC_Step2_ P，該第3階運算單元step2_P包括一累加旋轉單元、一旁路旋轉單元step2_P_BR和一選擇 單元，其中累加旋轉單元實現相鄰8碼片的累加，如果SF = 2或4,則不需要碼片累加，只需 要根據chip_offset進行相位旋轉，輸出16或8個符號即可。如SF = 2,需在第二階旋轉 的基礎上將前後2組各8個符號在組內繼續旋轉；如SF = 4,經過相位旋轉後輸出8個符 號。而8個符號要8拍輸出，所以cyCle_Cnt取值0?7，cy Cle_Cnt[2]為0輸出前4拍符 號，cycle_cnt[2]為1輸出後4拍符號。
[0110] 如圖5所示，其中：
[0111] 該累加旋轉單元包括：
[0112] 二選一開關，用於在選通信號chip_offset[2] = 1時，從兩個輸入stepl_ symbol(2P)和 stepl_symbol(2P+2)中選擇 stepl_symbol(2P+2)輸出，在 chip_offset[2] =0 時，選擇 stepl_symbol (2P)輸出。
[0113] 加法器，用於將同單元二選一開關的輸出與stepl_symbol(2P+l)累加後輸出。
[0114] 該旁路旋轉單元包括step2_P_BR包括一個旁路旋轉子單元step2_P_BR(2)和一 個旁路旋轉子單元step2_P_BR(4)，其中：
[0115] 旁路旋轉子單元step2_P_BR(2)又包括：
[0116] 第3階解碼器（St印2 Coding 1)，用於根據碼片偏移量和時鐘節拍輸出選通信 號，使得在p+l <= chip_offset[3:1] < P+5時，同一子單元的二選一開關在前4拍輸出 stepl_symbol(P+4)，後 4 拍輸出 stepl_symbol(P);在 chip_offset[3:l] = P+5時，同一子單元的二選一開關在前4拍輸出stepl_symbol (P)，後4 拍輸出 stepl_symbol (P+4)。
[0117] 二選一開關，用於根據選通信號，從兩個輸入stepl_symbol (P)和stepl_ symbol (P+4)中選擇一個輸出。
[0118] 旁路旋轉子單元step2_P_BR(4)的結構與旁路旋轉子單元step2_P_BR(2)相同， 只是需要將 step2_P_BR(2)解碼時使用的 chip_offset[3:1]替換為 chip_offset[4:2]，這 裡不再贅述。
[0119] 該選擇單元用於根據擴頻因子SF，在SF 4時，將累 加旋轉單元的輸出作為第3階運算單元step2_P的輸出step2_symbol (P)。該選擇單元可 用兩個二選一開關實現，如圖中選通信號用SF > 4和SF > 2表不的2個二選一開關。
[0120] 每個鎖存單元用於將對應的第3階運算單元step2_P的輸出step2_symbol (P)鎖 存一個時鐘節拍後輸出，0 < = P < 4。
[0121] 第四階電路包括2個第4階運算單元st印3_〇和2個鎖存單元，0<=Q< 2。圖 6示出了一個第4階運算單元step3_Q和對應的一個鎖存單元構成的一個第4階子電路 Acc_step3_Q。該第4階運算單元step3_Q包括一累加旋轉單元、一旁路旋轉單元step3_Q_ BR和一選擇單元，其中累加旋轉單元實現相鄰16碼片的累加，如果SF = 2或4或8,則不 需要碼片累加，只需要根據chip_offSet進行相位旋轉，輸出16或8或4個符號即可。SF =2時，需在第三階旋轉的基礎上將前後4組各4個符號在組內繼續旋轉；SF = 4時，需在 第三階旋轉的基礎上將前後2組各4個符號在組內繼續旋轉；SF = 8時，經過相位旋轉後 輸出4個符號。4個符號要4拍輸出，所以cyCle_Cnt取值0?3，cy Cle_Cnt[l]為0輸出 前2拍符號，cycle_cnt[l]為1輸出後2拍符號。
[0122] 如圖6所示，其中：
[0123] 該累加旋轉單元包括：
[0124] 二選一開關，用於在選通信號chip_offset[3] =1時，從兩個輸入step2_ symbol(2Q)和 step2_symbol(2Q+2)中選擇 step2_symbol(2Q+2)輸出，在 chip_offset[3] =0 時，選擇 step2_symbol (2Q)輸出。
[0125] 加法器，用於將同單元二選一開關的輸出與st印2_symbol(2Q+l)累加後輸出。
[0126] 該旁路旋轉單元包括一個旁路旋轉子單元step3_Q_BR (2)、一個旁路旋轉子單元 st印3_Q_BR(4)和一個旁路旋轉子單元step3_Q_BR(8)，其中：
[0127] 旁路旋轉子單元step3_Q_BR(2)又包括：
[0128] 第4階解碼器（Step3 Coding 2)，用於根據碼片偏移量和時鐘節拍輸出選通信 號，使得在Q+l <= chip_〇ffSet[2:l] <Q+3時，同一子單元的二選一開關在前2拍輸出 step2_symbol(Q+2)，後 2 拍輸出 step2_symbol(Q);在 chip_offset[2:l] = Q+3時，同一子單元的二選一開關在前2拍輸出step2_symbol (Q)，後2 拍輸出 step2_symbol (Q+2)。
[0129] 二選一開關，用於根據選通信號，從兩個輸入step2_symbol (Q)和step2_ symbol (Q+2)中選擇一個輸出。
[0130] 旁路旋轉子單元step3_Q_BR(4)的結構與旁路旋轉子單元step3_Q_BR(2)相同， 只是需要將 step3_Q_BR(2)解碼時使用的 chip_offset[2:1]替換為 chip_offset[3:2]，這 裡不再贅述。
[0131] 旁路旋轉子單元step3_Q_BR(8)的結構與旁路旋轉子單元step3_Q_BR(2)相同， 只是需要將 step3_Q_BR(2)解碼時使用的 chip_offset[2:1]替換為 chip_offset[4:3]，這 裡不再贅述。
[0132] 該選擇單元用於根據擴頻因子SF，在SF 8時，將累 加旋轉單元的輸出作為第4階運算單元step3_Q的輸出step3_symbol (Q)。該選擇單元可 以用3個二選一開關實現，如圖中選通信號用SF > 8、SF > 4和SF > 2表示的3個二選一 開關。
[0133] 每個鎖存單元用於將對應的第4階運算單元step3_Q的輸出step3_symbol (Q)鎖 存一個時鐘節拍後輸出，0 < = Q < 2。
[0134] 第五階電路Acc_st印4包括1個第5階運算單元st印4_0和1個鎖存單元，如圖7 所示，該第5階運算單元 Step4_0包括一加法器、一旁路旋轉單元和一選擇單元，其中加法 器實現相鄰32碼片的累加，如果SF = 2、4、8或16,則不需要碼片累加，只需要根據chip_ offset進行相位旋轉，輸出16、8、4或2個符號即可。而SF = 2時，需在第四階旋轉的基 礎上將前後8組各2個符號在組內繼續旋轉；SF = 4時，需在第四階旋轉的基礎上將前後4 組各2個符號在組內繼續旋轉；SF = 8時，需在第四階旋轉的基礎上將前後2組各2個符 號在組內繼續旋轉；SF = 16時，經過相位旋轉後輸出2個符號。2個符號要2拍輸出，所以 cycle_cnt取值0?l，cycle_cnt[0]為0輸出前1拍符號，cycle_cnt[0]為1輸出後1拍 符號。
[0135] 如圖7所示，其中：
[0136] 該加法器用於將兩個輸入step3_symbol (0)和step3_symbol (1)累加後輸出。
[0137] 該旁路旋轉單元包括一個旁路旋轉子單元step4_0_BR(2)、一個旁路旋轉子單 元step4_0_BR(4)、一個旁路旋轉子單元step4_0_BR(8)和一個旁路旋轉子單元step4_0_ BR(16)，其中：
[0138] 旁路旋轉子單元step4_0_BR(2)又包括：
[0139] 第5階解碼器，用於根據碼片偏移量和時鐘節拍輸出選通信號，使得在chip_ offset[l] = 1時，同一子單元的二選一開關在前1拍輸出step3_symbol (1)，後1拍輸 出step3_symbol(0);在chip_offset[l] =0時，同一子單元的二選一開關在前1拍輸出 step3_symbol (0)，後 1 拍輸出 step3_symbol (1)。
[0140] 二選一開關，用於根據選通信號，從兩個輸入step3_symbol (0)和step3_ symbol (1)中選擇一個輸出。
[0141] 旁路旋轉子單元step4_0_BR(4)的結構與旁路旋轉子單元step4_0_BR(2)相同， 只是需要將step4_0_BR(2)解碼時使用的chip_offset[l]替換為chip_offset[2]，這裡不 再贅述。
[0142] 旁路旋轉子單元step4_0_BR(8)的結構與旁路旋轉子單元step4_0_BR(2)相同， 只是需要將step4_0_BR(2)解碼時使用的chip_offset[l]替換為chip_offset[3]，這裡不 再贅述。
[0143] 旁路旋轉子單元step4_0_BR(16)的結構與旁路旋轉子單元step4_0_BR(2)相同， 只是需要將step4_0_BR(2)解碼時使用的chip_offset [1]替換為chip_offset [4]，這裡不 再贅述。
[0144] 該選擇單元用於根據擴頻因子SF，在SF 16時，將累加 旋轉單元的輸出作為第5階運算單元step4_0的輸出step4_symbol。該選擇單元可以用4 個二選一開關實現，如圖中選通信號用3?>16、5?>8、5?>4和5?>2表示的4個二選 一開關。
[0145] 該鎖存單元用於將第5階運算單元step4_0的輸出step4_symbol鎖存一個時鐘 節拍後輸出。
[0146] 第五階電路的輸出step4_symbol就是一次解擾解擴的輸出，並且該結果是在累 加的過程中調整了碼片相位得到的正確輸出。
[0147] 以 chip_offset = 7,即 chip_offset = 00111 為例，假定 SF = 32,此時五階電路 都是輸出旋轉累加的結果。
[0148] 在第一階電路，因為chip_offset[0]為1，各累加旋轉單元將chip(2M+l)與 chip (2M+2)累加，輸出可以表示為：
[0149] Chipl+Chip2,
[0150] Chip3+Chip4,
[0151] ...,
[0152] Chip31+Chip0。
[0153] 在第二階電路，因為chip_offset[l]為1，各累加旋轉單元將st印0_ symbol(2N+l)與 stepO_symbol(2N+2)累加，輸出可以表不為：
[0154] Chip3+Chip4+Chip5+Chip6,
[0155] Chip7+Chip8+Chip9+Chipl0,
[0156] ...,
[0157] Chip31+Chip0+Chipl+Chip2〇
[0158] 在第三階電路，因為 chip_offset [2]為 1 時，將 stepl_symbol (2P+1)與 stepl_ symbol (2P+2)累加，輸出可以表示為：
[0159] Chip7+Chip8+Chip9+Chipl0+Chipll+Chipl2+Chipl3+Chipl4,
[0160] Chipl5+Chipl6+Chipl7+Chipl8+Chipl9+Chip20+Chip21+Chip22,
[0161] Chip23+Chip24+Chip25+Chip26+Chip27+Chip28+Chip29+Chip30,
[0162] Chip31+Chip0+Chipl+Chip2+Chip3+Chip4+Chip5+Chip6〇
[0163] 此時的輸出按碼片順序為 Chip7, chip8, · · ·，Chip31，ChipO, Chipl，· · ·，Chip6， 用 Chip，（i)表示即為：Chip，7, chip，8，···，Chip，31，Chip，32, Chip，33，···， Chip' 38,可見已經恢復為chip_offset = 7時應有的正確順序。
[0164] 在第四階電路和第五階電路中，因為chip_offset[3] = chip_offset[4] = 0,不 會再對上述順序進行調整，因此最後輸出的符號具有正確的碼片順序。
[0165] 再 chip_offset = 7,即 chip_offset = 00111 為例，假定 SF = 2,此時五階電路 中第一階電路輸出旋轉累加的結果，其他階均應輸出旁路旋轉的結果，不再進行累加。
[0166] 在第一階電路，如前所述，各第1階運算單元St印0_M(0 <= Μ < 16)的輸出可以 表示為：
[0167] Chipl+Chip2,
[0168] Chip3+Chip4,
[0169] ...,
[0170] Chip31+Chip0。
[0171] 以上每一行的兩個碼片累加結果就是第1階運算單元St印0_M的輸出St印0_ symbol(Μ)；
[0172] 在第二階電路，最終的輸出是旁路旋轉子單元st印1_N_BR(2)的輸出，因為chip_ offset [4:1]為3,根據該旁路旋轉子單元的旋轉邏輯，在N = 0?2時，第2階運算單元 stepl_N 前 8 拍輸出的是 stepO_symbol (N+8)，後 8 拍輸出的是 stepO_symbol (N)，而在 N =3?7時，第2階運算單元stepl_N前8拍輸出的是stepO_symbol (N)，後8拍輸出的是 stepO_symbol(N+8)。
[0173] 由此，各第2階運算單元St印l_N(0<=N<8)的輸出可以表示為：
[0174] Chipl7+Chipl8, Chipl+Chip2,
[0175] Chipl9+Chip20, Chip3+Chip4,
[0176] Chip21+Chip22, Chip5+Chip6,
[0177] Chip7+Chip8, Chip23+Chip24,
[0178] Chip9+Chipl0, Chip25+Chip26,
[0179] Chipll+Chipl2, Chip27+Chip28,
[0180] Chipl3+Chipl4, Chip29+Chip30,
[0181] Chipl5+Chipl6, Chip31+Chip0,
[0182] 每一行逗號前是第2階運算單元St印1_N前第8拍的輸出St印l_symbol (N)，逗號 後是其後8拍的輸出Stepl_symbol (N)。
[0183] 在第三階電路，最終的輸出是旁路旋轉子單元st印2_P_BR(2)的輸出，因為chip_ offset [3:1]為3,根據該旁路旋轉子單元的旋轉邏輯，在P = 0?2時，第3階運算單元 step2_P 前 4 拍輸出的是 stepl_symbol (P+4)，後 4 拍輸出的是 stepl_symbol (P)，在 P = 3時，第3階運算單元Step2_P前4拍輸出的是stepl_symbol (P)，後4拍輸出的是stepl_ symbol(P+4)〇
[0184] 由此，各第3階運算單元St印2_P(0 < = P < 4)的輸出可以表示為：
[0185] Chip9+Chipl0, Chipl7+Chipl8, Chip25+Chip26, Chipl+Chip2,
[0186] Chipll+Chipl2, Chipl9+Chip20, Chip27+Chip28, Chip3+Chip4,
[0187] Chipl3+Chipl4, Chip21+Chip22, Chip29+Chip30, Chip5+Chip6,
[0188] Chip7+Chip8, Chipl5+Chipl6, Chip23+Chip24, Chip31+Chip0,
[0189] 各行分別是第3階計算單元St印2_P的16拍中的輸出St印2_symbol (P)，每2個 碼片組成的一個符號佔用4個節拍。
[0190] 在第四階電路，最終的輸出是旁路旋轉子單元st印3_Q_BR(2)的輸出，因為chip_ offset [2:1]為3,根據該旁路旋轉子單元的旋轉邏輯，Q = 0時，第4階運算單元Step3_0 在前2拍輸出step2_symbol (Q)，後2拍輸出step2_symbol (Q+2)，Q = 1時，第4階運算單 兀 Step3_l 在前 2 拍輸出 step2_symbol (Q+2)，後 2 拍輸出 step2_symbol (Q)。
[0191] 由此，各第4階運算單元St印3_Q(0 <= Q< 2)的輸出可以表示為：
[0192] Chip9+Chipl0, Chipl3+Chipl4, Chipl7+Chipl8, Chip21+Chip22, Chip25+Chip26, Chip29+Chip30, Chipl+Chip2, Chip5+Chip6 ；
[0193] Chip7+Chip8, Chipll+Chipl2, Chipl5+Chipl6, Chipl9+Chip20, Chip23+Chip24, Chip27+Chip28, Chip31+Chip0, Chip3+Chip4,
[0194] 第一組符號是第4階計算單元Step3_0的16拍中的輸出Step3_symbol (0)，第二 組符號是第4階計算單元Step3_l的16拍中的輸出Step3_symbol (1)。
[0195] 在第五階電路，最終的輸出是旁路旋轉子單元st印4_0_BR(2)的輸出，因為chip_ offset[l]為1，根據該旁路旋轉子單元的旋轉邏輯，第5階運算單元在前1拍輸出step3_ symbol (1)，後 1 拍輸出 step3_symbol (0)。
[0196] 由此，第5階運算單元St印4_0的輸出可以表示為：
[0197] Chip7+Chip8, Chip9+Chip 10, Chipl 1+Chipl2,......, Chip31+Chip0, Chipl+Chip2, Chip3+Chip4, Chip5+Chip6〇
[0198] 可見，已經恢復為chip_offset = 7時應有的正確順序。
[0199] 通過上述方案，可以優化設計WCDMA數據信道解調系統中碼片旋轉與累加方案， 降低WCDMA數據信道解調系統的資源消耗，提高WCDMA數據信道解調系統的處理能力，滿足 協議不斷演進帶來的系統升級需求。
[0200] 以上所述實施例僅為本發明的較佳實施例，並非用於限定本發明的保護範圍，本 領域的技術人員可以刻意對本發明進行各種修改和變型而不偏離本發明的精神和範圍。這 樣，倘若本發明的這些修改和變型屬於本發明權利要求及其等同技術的範圍之內，則本發 明也意圖包含這些修改和變型在內。
【權利要求】
1. 一種數據信道的解擾解擴裝置，其特徵在於，該裝置包括： 碼片旋轉及相關電路，用於根據碼片偏移量chip_0fTSet，用S個二選一開關從2S個碼 片天線數據ant_data0ant_data(2S_l)中選取參與相關累加的S個碼片天線數據，然後將 該S個碼片天線數據與偽隨機碼做相關操作，輸出相關後的S個碼片ChipO?Chip (S-1)， 其中，S = 2X，0 < = chip_offset < S，S、X、chip_offset 均為正整數； 碼片累加及旋轉電路，用於根據擴頻因子SF對ChipO?Chip (S-1)中的相鄰SF個碼 片進行累加，且在累加過程中對碼片作旋轉，得到正確排序的S個碼片的相關累加結果，其 中，SF = j均為正整數。
2. 根據權利要求1所述的解擾解擴裝置，其特徵在於： 所述碼片旋轉及相關電路包括： 二選一開關電路，包括S個二選一開關Switch_i，每一個二選一開關Switch_i根據一 選通信號select」從輸入的兩個碼片天線數據ant_data(i)和ant_data(i+S)中選擇一 個輸出，其中，i = 〇，1···，（S-1); 解碼電路，用於根據碼片偏移量chip_〇fTSet生成各個二選一開關的選通信號 select_i，使得在 i = chip_offset 時，二選一開關 Switch_i 輸出 ant_data (i); 碼片相關電路，用於將二選一開關電路輸出的碼片與偽隨機碼進行相關操作，輸出所 述相關後的S個碼片ChipO?Chip (S-1)。
3. 根據權利要求1或2所述的解擾解擴裝置，其特徵在於：所述碼片累加及旋轉電路 包括X階電路，其中： 第一階電路包括2(5H)個第1階運算單元st印0_M和2(5H)個鎖存單元，Μ = 0， 1，…（2^4-1)，其中： 每個第1階運算單元stepO_M包括一累加旋轉單元，用於在chip_offset[0] = 0時， 輸出 Chip(2M)和 Chip(2M+l)的累加結果，在 chip_offset[0] = 1 時，輸出 Chip(2M+l)和 Chip (2M+2)的累加結果； 每個鎖存單元用於將對應的第1階運算單元stepO_M的輸出stepO_symbol (M)鎖存一 個時鐘節拍後輸出； 第X階電路包括2Μ個第X階運算單元st印(x-l)_Z和個鎖存單元，X = 2， 3, · · ·，（Χ-1)，Ζ = 0，1，· · ·（2(χ-χ)-1)，其中： 每個第X階運算單元step(x_l)_Z包括一累加旋轉單元，用於在chip_offset[x_l] =〇 時，輸出 step(x_2)_symbol(2Z)和 step(x_2)_symbol(2Z+l)的累加結果，在 chip_ offset [χ-l] = 1 時，輸出 step (x_2)_symbol (2Z+1)和 step (x_2)_symbol (2Z+2)的累加結 果； 每個鎖存單元用於將對應的第X階運算單元step (x-1) _Z的輸出step (χ-l) _ symbol (Z)鎖存一個時鐘節拍後輸出； 第X階電路包括一個第X階運算單元和一個鎖存單元，其中： 該第X階運算單元st印(Χ-1)_0包括一加法器，用於將兩個Χ-l階運算單元的輸出 step(X_2)_symbol(0)和 step(X_2)_symbol(l); 該鎖存單元，用於將該加法器的輸出鎖存一個時鐘節拍後輸出，得到正確排序的S個 碼片的相關累加結果。
4. 根據權利要求3所述的解擾解擴裝置，其特徵在於： 所述第1階運算單元stepO_M中的累加旋轉單元包括： 二選一開關，用於在選通信號chip_offset[0] = 1時，從兩個輸入Chip(2M)和 Chip(2M+2)中選擇 Chip(2M+2)輸出，在 chip_offset[0] = 0 時，選擇 Chip(2M)輸出； 加法器，用於將同單兀的二選一開關的輸出與Chip(2M+l)累加後輸出； 所述第X階運算單元step(x-l)_Z中的累加旋轉單元包括： 二選一開關，用於在選通信號chip_offset[x_l] = 1時，從兩個輸入step(x_2)_ symbol(2Z)和 step(x_2)_symbol(2Z+2)中選擇 step(x_2)_symbol(2Z+2)輸出，在 chip_ offset [1] =0 時，選擇 step (x_2)_symbol(2Z)輸出； 加法器，用於將同單兀的二選一開關的輸出與step(x_2)_symbol(2Z+l)累加後輸出。
5. 根據權利要求3所述的解擾解擴裝置，其特徵在於： 每個第X階運算單元step (x-1) _Z還包括一個第X階旁路旋轉單元step (x-1) _Z_BR 和一個第 x 階選擇單元 step(x-l)_Z_SL，x = 2,3, · · ·，X，Z = 0,1，· · ·（2(x_x)-l)，其中： 第X階旁路旋轉單元step (x-1) _Z_BR包括（x-1)個旁路旋轉子單元step (x-1) _ Z_BR⑵_)，旁路旋轉子單元st印(x-l)_Z_BR⑵）用於SF = 2^_時對輸入碼片的旁路和旋 轉，j = 1，2,…，（x-1)，在 Z+1 <= chip_offset[p:q] < Ζ+2(χ-χ)+1 時，前 2(χ-χ)拍輸出 step (x_2)_symbol (Ζ+2(χ χ))，後 2(χ χ)拍輸出 step (x_2)_symbol (Ζ)，在 chip_offset [p: q] = Z+2(x-x)+l 時，前 2(x-x)拍輸出 step (x_2)_symbol (Z)，後 2(x-x)拍輸出 step(x_2)_symbol (Z+2(x-x))，q = j，p = j+X-x ; 第x階選擇單元step (x-1) _Z_SL與第x階運算單元step (x-1) _Z內的（x-1)個 旁路旋轉子單元和累加旋轉單元的輸出連接，用於在SF 2(rf時，將該累加旋轉單元的輸出作為該第X階運算單元step(x_l)_ Z 的輸出 step (χ-l)-symbol ⑵。
6. 根據權利要求5所述的解擾解擴裝置，其特徵在於： 所述旁路旋轉子單元step (χ-1)_Ζ_ΒΚ(2·〇包括： 第X階解碼器，用於根據碼片偏移量和時鐘節拍輸出選通信號，使得在在Ζ+1 < = chip_offset[p:q] < Ζ+2(χι)+1 時，同一子單元的二選一開關在前 2°^χ)拍輸出 step(x_2)_ symbol (Z+2(Xx)),後 2(Xx)拍輸出 step (x_2)-symbol ⑵，在 chip_offset[p:q] = Ζ+2(χ-χ)+1時，同一子單元的二選一開關在前2(χ-χ)拍輸出 step (χ-2)-symbol (Ζ)，後 2(Χχ)拍輸出 step (χ-2)-symbol (Ζ+2(Χχ)); 二選一開關，用於根據同一子單元的第X階解碼器輸出的選通信號，在從兩個輸入 step (x_2)_symbol (Ζ)和 step (x_2)_symbol (Ζ+2(χ χ))中選擇一個輸出。
7. 根據權利要求1或2或4或5或6所述的解擾解擴裝置，其特徵在於： 所述 S = 2、4、8、16、32、64、128 或 256。
8. 根據權利要求5或6所述的解擾解擴裝置，其特徵在於： 該解擾解擴裝置用於WCDMA系統數據信道解調中的一次解擾解擴，支持該系統規定的 各種SF，其中SF最小為2。
【文檔編號】H04B1/712GK104104410SQ201310116377
【公開日】2014年10月15日 申請日期:2013年4月3日 優先權日:2013年4月3日
【發明者】姬曉琳 申請人:中興通訊股份有限公司