矽通孔及其形成方法
2023-04-23 04:02:06
矽通孔及其形成方法
【專利摘要】一種矽通孔及其形成方法，所述矽通孔的形成方法包括：提供半導體襯底，所述半導體襯底具有第一表面和與所述第一表面相對的第二表面；刻蝕所述半導體襯底第一表面，在所述半導體襯底內形成第一開口，並在所述第一開口周圍的半導體襯底內形成若干分離的第二開口，所述第一開口的尺寸大於所述第二開口的尺寸；在所述半導體襯底第一表面沉積介質層，所述介質層將所述第二開口密閉，在所述第二開口內形成空氣隙，所述介質層覆蓋所述第一開口的底部和側壁；在所述介質層上沉積金屬層，所述金屬層填充滿所述第一開口；從所述半導體襯底第二表面減薄所述半導體襯底，暴露出所述金屬層。本發明的矽通孔可靠性高。
【專利說明】矽通孔及其形成方法
【技術領域】
[0001]本發明涉及半導體【技術領域】，尤其涉及一種矽通孔及其形成方法。
【背景技術】
[0002]隨著半導體技術不斷發展，目前半導體器件的特徵尺寸已經變得非常小，希望在二維的封裝結構中增加半導體器件的數量變得越來越困難，因此三維封裝成為一種能有效提高晶片集成度的方法。目前的三維封裝包括基於金線鍵合的晶片堆疊(Die Stacking)、分裝堆疊(Package Stacking)和基於娃通孔(Through Silicon Via, TSV)的三維堆疊。其中，利用矽通孔的三維堆疊技術具有以下優點:高密度集成；電互連長度大幅度縮短，有效解決出現在二維系統級晶片技術中的信號延遲等問題；利用矽通孔技術，可以把具有不同功能(如射頻、內存、邏輯、微機電系統等)的模塊集成在一起實現封裝晶片的多功能。因此，利用矽通孔互連結構的三維堆疊技術日益成為一種較為流行的晶片封裝技術。
[0003]現有技術形成矽通孔的方法包括:利用幹法刻蝕在矽襯底的第一表面形成通孔；在所述通孔側壁和底部表面形成絕緣層；在所述通孔內填充滿導電材料，並採用化學機械拋光去除位於所述半導體襯底表面的多餘的導電材料；對所述娃襯底的與第一表面相對的第二表面進行減薄，直至暴露出填充導電材料的通孔，形成矽通孔。請參考圖1，圖1示出了現有技術的矽通孔的剖面結構示意圖，所述矽通孔包括:半導體襯底100 ;位於所述半導體襯底100內的導電體101，所述導電體101與所述半導體襯底100之間具有絕緣層(未示出)；位於所述導電體101上的金屬互連層結構103 ;位於所述半導體襯底100表面且包覆所述金屬互連層103的介質層102，所述介質層102的頂表面與所述金屬互連層103的頂表面齊平。
[0004]現有技術中，所述半導體襯底100的材料為矽，所述絕緣層和介質層102的材料通常為氧化矽，所述導電體101的材料通常為銅。由於銅的熱膨脹係數遠高於氧化矽和矽，因此在集成電路工作發熱時，所述導電體101熱膨脹導致在周圍的半導體襯底100內產生應力。所述應力不僅會影響位於所述半導體襯底100內的半導體器件的性能，還有可能導致導電體101與金屬互連結構103的電學連接失效。因此現有技術的矽通孔可靠性不佳。
【發明內容】
[0005]本發明解決的問題是現有技術的矽通孔可靠性不佳。
[0006]為解決上述問題，本發明提供了一種矽通孔的形成方法，包括:提供半導體襯底，所述半導體襯底具有第一表面和與所述第一表面相對的第二表面；刻蝕所述半導體襯底第一表面，在所述半導體襯底內形成第一開口，並在所述第一開口周圍的半導體襯底內形成若干分離的第二開口，所述第一開口的尺寸大於所述第二開口的尺寸；在所述半導體襯底第一表面沉積介質層，所述介質層將所述第二開口密閉，在所述第二開口內形成空氣隙，所述介質層覆蓋所述第一開口的底部和側壁；在所述介質層上沉積金屬層，所述金屬層填充滿所述第一開口 ；從所述半導體襯底第二表面減薄所述半導體襯底，暴露出所述金屬層。
[0007]可選的，所述第一開口的尺寸為所述第二開口尺寸的10?100倍。
[0008]可選的，所述第二開口的尺寸小於0.2微米。
[0009]可選的，所述第一開口與所述第二開口之間的距離小於所述第一開口的尺寸。
[0010]可選的，所述第二開口為圓形。
[0011]可選的，所述第二開口以所述第一開口為中心等距均勻分布。
[0012]可選的，所述第二開口以所述第一開口為中心等距均勻分布為一層或者多層。
[0013]可選的，所述第二開口為條形。
[0014]可選的，所述第二開口以所述第一開口為中心呈放射狀等距均勻分布。
[0015]可選的，在所述半導體襯底第一表面沉積介質層的工藝為等離子體增強化學氣相沉積。
[0016]可選的，還包括，在刻蝕所述半導體襯底第一表面之前，在所述半導體襯底第一表面上形成絕緣層。
[0017]可選的，還包括，在所述介質層上沉積金屬層後，研磨所述金屬層和所述介質層，直至暴露出所述半導體襯底第一表面。
[0018]可選的，還包括，在研磨所述金屬層和所述介質層後，在所述半導體襯底第一表面上形成金屬互連結構，所述金屬互連結構與所述金屬層電學連接。
[0019]可選的，所述介質層的材料為氧化矽。
[0020]可選的，所述金屬層的材料為銅、鋁、鎢、鈦、氮化鈦、鉭和氮化鉭中的一種或多種。
[0021]對應的，本發明還提供一種採用上述任一方法所形成的矽通孔，包括:半導體襯底，所述半導體襯底具有第一表面和與所述第一表面相對的第二表面；位於所述半導體襯底內的第一開口，位於所述第一開口周圍的半導體襯底內的若干分離的第二開口 ；位於所述第二開口內靠近第一表面一端的介質層，所述介質層在所述第二開口內形成空氣隙，所述介質層還覆蓋所述第一開口的側壁表面；位於所述第一開口內的金屬層，所述半導體襯底的第一表面暴露出所述金屬層的一端，所述半導體襯底的第二表面暴露出所述金屬層的另一端。
[0022]與現有技術相比，本發明技術方案具有以下優點:
[0023]本發明實施例的矽通孔的形成方法中，刻蝕所述半導體襯底第一表面，在所述半導體襯底內形成第一開口，並在所述第一開口周圍的半導體襯底內形成若干分離的第二開口。由於所述第一開口的尺寸大於所述第二開口的尺寸，在所述半導體襯底第一表面沉積介質層時，所述介質層可以將所述第二開口密閉，在所述第二開口內形成空氣隙，而所述介質層僅覆蓋所述第一開口的底部和側壁，後續在所述介質層上沉積金屬層，所述金屬層填充滿所述第一開口。在集成電路工作過程中，位於第一開口內的金屬層受熱膨脹，由於半導體襯底和介質層的膨脹係數小於所述金屬層的膨脹係數，因此會在所述半導體襯底內產生應力，此時位於所述金屬層周圍的第二開口內的空氣隙收縮，釋放所述金屬層受熱膨脹產生的應力，可以減小在所述半導體襯底內產生的應力，減小所述應力對半導體器件以及金屬互連結構的不利影響。另外，由於所述空氣隙形成於若干分離的第二開口內，所述空氣隙也分離存在，所述金屬層周圍的半導體襯底具有足夠的機械強度。因此，本發明的矽通孔可靠性高。
[0024]對應的，本發明實施例還提供一種矽通孔，所述矽通孔採用上述的矽通孔的形成方法所形成，在金屬層周圍存在空氣隙，可以降低由於所述金屬層熱膨脹在半導體襯底內所產生的應力，另外位於所述金屬層周圍的半導體襯底具有足夠的機械強度，可靠性高。
【專利附圖】
【附圖說明】
[0025]圖1是現有技術的矽通孔的剖面結構示意圖；
[0026]圖2至圖10是本發明實施例的矽通孔的形成過程的結構示意圖。
【具體實施方式】
[0027]由【背景技術】可知，現有技術形成的矽通孔可靠性不佳。
[0028]本發明的發明人研究了現有技術形成的矽通孔，請繼續參考圖1，發現現有技術的矽通孔可靠性不佳的主要原因在於導電體101與絕緣層和半導體襯底100之間存在較大的熱膨脹係數差異，其中導電體101的材料通常為銅，其熱膨脹係數為10ppm/°C ;絕緣層的材料為氧化矽，其熱膨脹係數為0.5ppm/°C ;半導體襯底100的材料為矽，其熱膨脹係數為
2.5ppm/°C。在集成電路工作或者所述半導體襯底100的溫度發生變化時，上述幾種材料的熱膨脹係數不匹配，導致受熱過程中絕緣層和半導體襯底100經受了導電體101橫向膨脹所產生的較大的應力，會在矽通孔周圍的半導體襯底內產生應力集中區。位於所述應力集中區內的半導體器件由於晶格變化，影響載流子遷移率，其性能會發生變化，例如MOS電晶體器件的性能會隨著器件所在位置承受10MPa的應力時產生7%左右的變化。另外，導電體101在熱膨脹過程中，由於絕緣層和半導體襯底100的限制作用，導電體101的橫向膨脹會受到很大的阻力，從而加劇了導電體101在縱向膨脹的程度，導致位於導電體101上方的金屬互連結構103和介質層102受到很大的壓應力的作用，引起金屬互連結構103和介質層102的失效。現有技術中為了降低所述導電體101由於熱膨脹在所述半導體襯底100內產生的應力，會在所述半導體襯底100內形成圍繞所述導電體101的環形空氣隙，但由於所述環形空氣隙會降低所述導電體101周圍的半導體襯底100的機械強度，其效果不佳。
[0029]基於以上研究，本發明的發明人提出一種矽通孔的形成方法，刻蝕半導體襯底第一表面，在所述半導體襯底內形成第一開口，並在所述第一開口周圍的半導體襯底內形成若干分離的第二開口。後續在通過沉積介質層密閉所述第二開口，在所述第二開口內形成空氣隙，並在所述第一開口內形成金屬層。所述的空氣隙可以減小由於所述金屬層受熱膨脹在所述半導體襯底內產生的應力，另外，因為所述空氣隙分離存在，位於所述金屬層周圍的半導體襯底具有足夠的機械強度。
[0030]為使本發明的上述目的、特徵和優點能夠更為明顯易懂，下面結合附圖對本發明的具體實施例做詳細的說明。需要說明的是，提供這些附圖的目的是有助於理解本發明的實施例，而不應解釋為對本發明的不當的限制。為了更清楚起見，圖中所示尺寸並未按比例繪製，可能會做放大、縮小或其他改變。
[0031]圖2至圖10是本發明實施例的矽通孔的形成過程的剖面結構示意圖。
[0032]請參考圖2，提供半導體襯底200，所述半導體襯底200具有第一表面200a和與所述第一表面相對的第二表面200b ;在所述半導體襯底200第一表面200a上形成絕緣層201。
[0033]所述半導體襯底200可以是單晶矽或者單晶鍺襯底，所述半導體襯底200也可以是矽鍺、砷化鎵或者絕緣體上矽(SOI)襯底。所述半導體襯底200內可以形成有半導體器件、互連結構以及隔離結構。本實施例中，所述半導體襯底200為矽襯底。
[0034]在所述半導體襯底200第一表面200a上形成絕緣層201，所述絕緣層201的材料為氮化矽、氧化矽或者氮氧化矽。形成所述絕緣層201的工藝為化學氣相沉積或者物理氣相沉積。所述絕緣層201在後續刻蝕工藝中用於保護所述半導體襯底200第一表面200a、以及確保刻蝕後所形成的第一開口和第二開口的側壁陡直。
[0035]請參考圖3，刻蝕所述半導體襯底200第一表面200a(參考圖2)，在所述半導體襯底200內形成第一開口 202，並在所述第一開口 202周圍的半導體襯底200內形成若干分離的第二開口 203，所述第二開口 203的尺寸小於所述第一開口 202的尺寸。
[0036]本實施例中，在所述半導體襯底200第一表面200a上形成有絕緣層201，因此在刻蝕所述半導體襯底第一表面200a前，先刻蝕所述絕緣層201。所述刻蝕工藝包括:在所述絕緣層201上形成第一掩膜圖形(未圖示)，所述第一掩膜圖形具有與待形成第一開口和第二開口對應的開口 ；以所述第一掩膜圖形為掩膜，採用幹法刻蝕工藝刻蝕所述絕緣層201和所述半導體襯底200，在所述半導體襯底200內形成第一開口 202和位於所述第一開口 202周圍的若干分離的第二開口 203，所述第一開口 202和所述第二開口 203還貫穿所述絕緣層201 ;去除所述第一掩膜圖形。所述第一開口 202和所述第二開口 203的俯視形狀可以為圓形、橢圓形、矩形或者條形。
[0037]位於所述半導體襯底200第一表面200a上的絕緣層201可以作為硬掩膜層，減少刻蝕過程中對所述第一開口 202和第二開口 203頂部側壁的橫向刻蝕，使所述第一開口 202和第二開口 203的側壁陡直，形貌良好。
[0038]所述第一開口 202的尺寸大於所述第二開口 203的尺寸，本實施例中，所述第一開口 202的尺寸為所述第二開口 203的尺寸的10?100倍，所述第二開口 203的尺寸小於0.2微米。由於所述第二開口 203的尺寸較小，後續在所述半導體襯底200第一表面200a上沉積介質層時，所述介質層將所述第二開口 203密閉，在所述第二開口 203內形成空氣隙；而由於所述第一開口 202的尺寸較大，所沉積的介質層僅覆蓋所述第一開口 202的底部和側壁，後續再在所述第一開口 202內沉積金屬層。
[0039]需要說明的是，由於所述第二開口 203的尺寸較小，與第一開口 202相比，在刻蝕過程中到達所述第二開口 203底部的刻蝕氣體較少、濃度較低，導致對所述第二開口 203的刻蝕速率降低，使得最終形成的第二開口 203的深度小於第一開口 202的深度。
[0040]在一實施例中，所述第二開口 203的形狀為圓形，即所述第二開口 203的俯視形狀為圓形。請參考圖4，圖4為圖3的俯視圖，所述第二開口 203以所述第一開口 202為中心等距離均勻分布。在另一實施例中，所述第二開口 203以所述第一開口 202為中心等距均勻分布為一層或多層，請參考圖5，圖5示出了若干所述第二開口 203以所述第一開口 202為中心等距離分布為兩層的情況。
[0041]在另一實施例中，所述第二開口 203的形狀為條形，即所述第二開口 203的俯視形狀為條形。請參考圖6，圖6為圖3的俯視圖，所述第二開口 203以所述第一開口 202為中心呈放射狀等距離分布。
[0042]後續在所述第一開口 202內形成金屬層，在所述第二開口 203內形成空氣隙。由於所述第二開口 203位於所述第一開口 202周圍，即所述空氣隙位於所述第一開口 202內的金屬層周圍，在集成電路工作過程中，所述空氣隙可以減小所述金屬層受熱膨脹所產生的應力，有利於提高矽通孔的可靠性。本實施例中，所述第二開口 203以所述第一開口 202為中心等距均勻分布，有利於均勻釋放金屬層受熱膨脹所產生的應力。
[0043]需要說明的是，上述圖4、圖5和圖6中的第一開口 202與所述第二開口 203之間的距離小於所述第一開口 202的尺寸，所述第二開口 203與所述第一開口 202的距離較近，後續形成金屬層和空氣隙後，所述空氣隙與所述金屬層的距離也較近，有利於釋放所述金屬層受熱膨脹所產生的應力。
[0044]請參考圖7，在所述半導體襯底200第一表面200a沉積介質層204，所述介質層204將所述第二開口 203 (參考圖3)密封，在所述第二開口 203內形成空氣隙205，所述介質層204覆蓋所述第一開口 202的底部和側壁。
[0045]本實施例中，在所述半導體襯底200第一表面200a沉積介質層204的工藝為等離子體增強化學氣相沉積(PECVD:Plasma Enhanced Chemical Vapor Deposit1n)。本實施例中，所述的介質層204的材料為氧化矽，所述等離子體增強化學氣相沉積工藝的反應氣體採用矽烷和氧氣，沉積工藝中較高的同質成核和氧化矽顆粒形成於所述第二開口 203的頂部，同時由於所述第二開口 203的尺寸較小，本實施例中，所述第二開口 203的尺寸小於
0.2微米，因此所述介質層204可以將所述第二開口 203密閉，在所述第二開口 203內形成空氣隙205，而在所述第二開口 203的底部和側壁的沉積厚度較薄。另外，由於所述第一開口 202的尺寸為所述第二開口 203尺寸的10?100倍，所述第一開口 202的尺寸較大，所述介質層204僅覆蓋所述第一開口 202的底部和側壁表面，不會將所述第一開口 202密閉。後續在所述第一開口 202內形成金屬層後，所述介質層204可以作為金屬層與所述半導體襯底200之間的絕緣層，防止金屬層與半導體襯底200之間的洩漏電流。
[0046]在其他實施例中，所述介質層的材料可以為氮化矽或者氮氧化矽，形成所述介質層的工藝可以為等離子增強化學氣相沉積或者常壓化學氣相沉積。
[0047]請參考圖8,在所述介質層204上沉積金屬層206,所述金屬層206填充滿所述第一開口 202 (參考圖7)。
[0048]具體的，在所述介質層204上沉積金屬層206的工藝為化學氣相沉積工藝或者電鍍工藝。所述金屬層206的材料為銅、鋁、鎢、鈦、碳化鈦、鉭和氧化鉭中的一種或多種。由於所述第二開口被所述介質層204密閉，而所述介質層204僅覆蓋所述第一開口 202的頂部和側壁表面，因此在所述金屬層206的沉積過程中，所述金屬層206僅形成於所述第一開口 202內和所述介質層204上(參考圖7)。所述金屬層206用於後續的三維封裝工藝中不同層之間的電學互連，可以大幅縮短電互連的長度，減小晶片互連之間的信號延遲。
[0049]在所述介質層204上沉積金屬層206後，所述金屬層206不僅形成於所述第一開口 202內，還形成於所述半導體襯底200的頂表面的介質層204之上，因此，還需要研磨所述金屬層206和所述介質層204，直至暴露出所述半導體襯底200第一表面200a。本實施例中，採用化學機械拋光工藝研磨所述金屬層206和所述介質層204，直至暴露出所述半導體襯底200第一表面200a,以便於後續在所述第一表面200a上形成其他器件結構。
[0050]本實施例中，在所述金屬層206的周圍形成有若干分立的空氣隙205。在集成電路工作或者半導體襯底200溫度升高的過程中，所述金屬層206受熱膨脹，由於熱膨脹係數的差異，會在所述半導體襯底200內產生應力，此時，位於所述金屬層206周圍的空氣隙205收縮，可以釋放由於所述金屬層206受熱膨脹所產生的應力，減少所述應力對所述半導體襯底200內的半導體器件性能的影響；相應的，金屬層206受半導體襯底200的限制較小，可以減小縱向膨脹的程度，降低對後續形成於其上的金屬互聯結構的影響。另外，由於所述空氣隙205分離存在，即位於所述金屬層206周圍的半導體襯底200是一體的，所述空氣隙205在降低所述金屬層206熱膨脹產生的應力的同時，使位於所述金屬層206周圍的半導體襯底200具有足夠的機械強度。
[0051]請參考圖9，在所述半導體襯底200第一表面200a上形成金屬互連結構208，所述金屬互連結構208與所述金屬層206電學連接。
[0052]本實施例中，在研磨所述金屬層206和所述介質層204後，還在所述半導體襯底200a上形成金屬互連結構208。所述金屬互連結構208用於與半導體襯底200內的半導體器件或者互連結構相連接，所述金屬互連結構208還可以用於三維封裝工藝中不同層之間的電學連接。所述金屬互連結構208的材料為銅、鋁或者鎢。本實施例中，所述金屬互連結構208的材料為銅，形成所述金屬互連結構208的工藝包括:在所述半導體襯底200第一表面200a上形成層間介質層207，所述層間介質層207的材料為氧化矽、氮化矽、氮氧化矽或者低K材料；採用大馬士革工藝(damascene process)或者雙大馬士革工藝在所述層間介質層207內形成金屬互連結構208，所述金屬互聯結構208的頂表面與所述層間介質層207的頂表面齊平,所述金屬互連結構208位於所述金屬層206上,與所述金屬層206電學連接。所述大馬士革或者雙大馬士革工藝可參考現有技術，在此不再贅述。
[0053]請參考圖10，從所述半導體襯底200第二表面200b減薄所述半導體襯底200，暴露出所述金屬層206。
[0054]本實施例中，採用化學機械拋光工藝研磨所述半導體襯底200第二表面200b，對所述半導體襯底200進行減薄，暴露出所述金屬層206。由於所述金屬層206形成於所述第一開口內，而所述第一開口的底部和側壁表面形成有介質層204，因此在研磨所述半導體襯底200第二表面200b的過程中，去除所述第一開口底部表面的介質層204，暴露出所述金屬層206。本實施例中，減薄所述半導體襯底200，暴露出所述金屬層206的同時，還暴露出了所述空氣隙205。
[0055]在其他實施例中，採用化學機械拋光工藝研磨所述半導體襯底200第二表面200b,對所述半導體襯底200進行減薄，在暴露所述金屬層206後，停止化學機械拋光工藝。由於所述第二開口的尺寸小於所述第一開口尺寸，在刻蝕形成所述第一開口和第二開口後，所述第二開口的深度小於所述第一開口的深度。後續在所述第二開口內形成空氣隙205和在所述第一開口內形成金屬層206，所述空氣隙205到所述第二表面200b的距離大於所述金屬層206到所述第二表面200b的距離，因此在研磨所述半導體襯底200第二表面200b，暴露出所述金屬層206後，並未暴露出所述空氣隙205。
[0056]後續工藝中將所述半導體襯底200與其他層的半導體結構進行三維封裝,所述半導體襯底200第二表面200b暴露出的金屬層206用於與其他層的金屬互連結構連接。
[0057]對應的，請繼續參考圖10，本發明實施例還提供一種矽通孔，所述矽通孔包括:半導體襯底200，所述半導體襯底200具有第一表面200a和與所述第一表面200a相對的第二表面200b ;位於所述半導體襯底200內的第一開口(未不出)，位於所述第一開口周圍的半導體襯底200內的若干分離的第二開口(未示出)；位於所述第二開口內靠近所述第一表面200a —端的介質層204，所述介質層204在所述第二開口內形成空氣隙205，所述介質層204還覆蓋所述第一開口的側壁表面；位於所述第一開口內的金屬層206，所述半導體襯底200的第一表面200a暴露出所述金屬層206的一端,所述半導體襯底200的第二表面200b暴露出所述金屬層206的另一端。
[0058]本實施例中，還包括位於所述半導體襯底200的第一表面200a上的絕緣層201，所述金屬層206的頂表面與所述絕緣層201的頂表面齊平。
[0059]本實施例中，還包括位於所述絕緣層201上的層間介質層207和位於所述層間介質層207內的金屬互連結構208,所述金屬互連結構208位於所述金屬層206上。
[0060]本實施例中，所述半導體襯底200的第二表面200b還暴露出所述空氣隙205。在其他實施例中，所述半導體襯底200的第二表面200b未暴露出所述空氣隙205，所述空氣隙205位於所述半導體襯底200內。
[0061]本發明實施例的矽通孔採用上述矽通孔的形成方法所形成，詳細可參考上述矽通孔的形成方法，所述空氣隙205可以降低所述金屬層206熱膨脹在半導體襯底200內產生的應力，另外由於所述空氣隙205分離存在，位於所述金屬層206周圍的半導體襯底200具有足夠的機械強度，可靠性高。
[0062]雖然本發明披露如上，但本發明並非限定於此。任何本領域技術人員，在不脫離本發明的精神和範圍內，均可作各種更動與修改，因此本發明的保護範圍應當以權利要求所限定的範圍為準。
【權利要求】
1.一種矽通孔的形成方法，其特徵在於，包括: 提供半導體襯底，所述半導體襯底具有第一表面和與所述第一表面相對的第二表面； 刻蝕所述半導體襯底第一表面，在所述半導體襯底內形成第一開口，並在所述第一開口周圍的半導體襯底內形成若干分離的第二開口，所述第一開口的尺寸大於所述第二開口的尺寸； 在所述半導體襯底第一表面沉積介質層，所述介質層將所述第二開口密閉，在所述第二開口內形成空氣隙，所述介質層覆蓋所述第一開口的底部和側壁； 在所述介質層上沉積金屬層，所述金屬層填充滿所述第一開口 ； 從所述半導體襯底第二表面減薄所述半導體襯底，暴露出所述金屬層。
2.如權利要求1所述的矽通孔的形成方法，其特徵在於，所述第一開口的尺寸為所述第二開口尺寸的10~100倍。
3.如權利要求1所述的矽通孔的形成方法，其特徵在於，所述第二開口的尺寸小於0.2微米。
4.如權利要求1所述的矽通孔的形成方法，其特徵在於，所述第一開口與所述第二開口之間的距離小於所述第一開口的尺寸。
5.如權利要求1 所述的矽通孔的形成方法，其特徵在於，所述第二開口為圓形。
6.如權利要求5所述的矽通孔的形成方法，其特徵在於，所述第二開口以所述第一開口為中心等距均勻分布。
7.如權利要求6所述的矽通孔的形成方法，其特徵在於，所述第二開口以所述第一開口為中心等距均勻分布為一層或者多層。
8.如權利要求1所述的矽通孔的形成方法，其特徵在於，所述第二開口為條形。
9.如權利要求8所述的矽通孔的形成方法，其特徵在於，所述第二開口以所述第一開口為中心呈放射狀等距均勻分布。
10.如權利要求1所述的矽通孔的形成方法，其特徵在於，在所述半導體襯底第一表面沉積介質層的工藝為等離子體增強化學氣相沉積。
11.如權利要求1所述的矽通孔的形成方法，其特徵在於，還包括，在刻蝕所述半導體襯底第一表面之前，在所述半導體襯底第一表面上形成絕緣層。
12.如權利要求1所述的矽通孔的形成方法，其特徵在於，還包括，在所述介質層上沉積金屬層後，研磨所述金屬層和所述介質層，直至暴露出所述半導體襯底第一表面。
13.如權利要求12所述的矽通孔的形成方法，其特徵在於，還包括，在研磨所述金屬層和所述介質層後，在所述半導體襯底第一表面上形成金屬互連結構，所述金屬互連結構與所述金屬層電學連接。
14.如權利要求1所述的矽通孔的形成方法，其特徵在於，所述介質層的材料為氧化矽。
15.如權利要求1所述的矽通孔的形成方法，其特徵在於，所述金屬層的材料為銅、鋁、鎢、鈦、氮化鈦、鉭和氮化鉭中的一種或多種。
16.一種採用權利要求1至15中任一項方法所形成的矽通孔，其特徵在於，包括: 半導體襯底，所述半導體襯底具有第一表面和與所述第一表面相對的第二表面； 位於所述半導體襯底內的第一開口，位於所述第一開口周圍的半導體襯底內的若干分離的第二開口； 位於所述第二開口內靠近第一表面一端的介質層，所述介質層在所述第二開口內形成空氣隙，所述介質層還覆蓋所述第一開口的側壁表面； 位於所述第一開口內的金屬層，所述半導體襯底的第一表面暴露出所述金屬層的一端，所述半 導體襯底的第二表面暴露出所述金屬層的另一端。
【文檔編號】H01L21/768GK104078414SQ201310105369
【公開日】2014年10月1日 申請日期:2013年3月28日 優先權日:2013年3月28日
【發明者】洪中山 申請人:中芯國際集成電路製造(上海)有限公司