集成電感結構以及集成電感結構製造方法

2023-04-23 03:58:36

集成電感結構以及集成電感結構製造方法
【專利摘要】本發明公開了一種集成電感結構以及集成電感結構製造方法，該集成電感結構包含有：一半導體基底、一電感以及一重分布金屬層。該電感形成於該半導體基底上方，以及該重分布金屬層形成於該電感上方並具有一特定圖案，以形成一圖案式接地防護。根據本發明的權利要求範圍，其公開了一種集成電感結構製造方法，該集成電感結構製造方法包含有：形成一半導體基底；於該半導體基底上方形成一電感；以及於該電感上方形成具有一特定圖案的一重分布金屬層，以形成一圖案式接地防護。
【專利說明】集成電感結構以及集成電感結構製造方法

【技術領域】
[0001]本發明有關於一種集成電感結構以及一種集成電感結構製造方法，特別是有關於具有創新的圖案式接地防護(Patterned Ground Shield, PGS)的一種集成電感結構以及一種集成電感結構製造方法。

【背景技術】
[0002]隨著IC製造朝系統單晶片(SoC)方向發展,集成電感(integrated inductor)等被動元件已被廣泛整合製作在高頻集成電路中。由於IC製造一般採用矽基底的結構，集成電感因為基底損耗而存在著低品質因子(Q-factor)問題。
[0003]因此，有人提出利用多晶矽(polysilicon)金屬構成的圖案式接地防護層(Patterned Ground Shield, PGS),來降低集成電感的電磁潤電流(eddy current),藉以提高品質因子，舉例來說，請參考圖1，圖1所繪示的為美國專利第8106479號所揭示的一集成電感結構50的一剖面示意圖。如圖1所示，圖案式接地防護22形成於電感30與柵極氧化層24之間，然而，這樣的圖案式接地防護22對於形成於半導體基底10中深層的電磁渦電流的阻斷效果很差，而且圖1中的圖案式接地防護22的材質是多晶矽，無法有效地降低電磁渦電流。


【發明內容】

[0004]有鑑於此，本發明的主要目的在提供一種集成電感結構以及一種集成電感結構製造方法，其具有創新的圖案式接地防護(Patterned Ground Shield, PGS),可以降低電磁潤電流(eddy current)並且提高品質因子(Q_factor)。
[0005]根據本發明揭示一種集成電感結構，該集成電感結構包含有:一半導體基底、一電感以及一重分布金屬層(redistribut1n layer, RDL)。該電感形成於該半導體基底上方，以及該重分布金屬層形成於該電感上方並具有一特定圖案，以形成一圖案式接地防護(Patterned Ground Shield, PGS)。
[0006]根據本發明還揭示一種集成電感結構製造方法，該集成電感結構製造方法包含有:形成一半導體基底；於該半導體基底上方形成一電感；以及於該電感上方形成具有一特定圖案的一重分布金屬層(redistribut1n layer, RDL),以形成一圖案式接地防護(Patterned Ground Shield, PGS)。
[0007]綜上所述,相較於先前技術，由於本發明所揭示的集成電感結構以及集成電感結構製造方法具有創新的圖案式接地防護(Patterned Ground Shield, PGS),可以阻隔半導體基底中深層的電磁渦流(eddy current)的形成，並且能阻斷電磁渦流可能發生的路徑，阻絕效果更徹底，並且提高品質因子(Q-factor )。

【專利附圖】

【附圖說明】
[0008]圖1所繪示的為美國專利第8106479號所揭示的一集成電感結構的一剖面示意圖。
[0009]圖2所繪示的為依據本發明的一第一實施例的一種集成電感結構的一剖面示意圖。
[0010]圖3為本發明的第一實施例的集成電感結構的一結構俯視圖。
[0011]圖4所繪示的為依據本發明的第一實施例的集成電感結構來概述本發明的集成電感結構製造方法的一第一實施例的流程圖。
[0012]圖5所繪示的為依據本發明的一第二實施例的一種集成電感結構的一剖面示意圖。
[0013]圖6為本發明的第二實施例的集成電感結構的一結構俯視圖。
[0014]圖7所繪示的為依據本發明的一第三實施例的一種集成電感結構的一剖面示意圖。
[0015]圖8為本發明的第二實施例的集成電感結構的一結構俯視圖。
[0016]圖9所繪示的為依據上述本發明的第二實施例的集成電感結構來概述本發明的集成電感結構製造方法的一第二實施例的流程圖。
[0017]圖10所繪示的為依據本發明的一第四實施例的一種集成電感結構的一剖面示意圖。
[0018]圖11為本發明的第四實施例的集成電感結構的一結構俯視圖。
[0019]圖12所繪示的為依據本發明的第四實施例的集成電感結構應用於覆晶技術的一簡化示意圖。
[0020]圖13所繪示的為依據本發明的第四實施例的集成電感結構來概述本發明的集成電感結構製造方法的一第四實施例的流程圖。
[0021]圖14所繪不的為依據本發明的一第五實施例的一種集成電感結構900的一剖面示意圖。
[0022]圖15為本發明的第五實施例的集成電感結構的一結構底部俯視圖。
[0023]圖16所繪示的為依據本發明的第五實施例的集成電感結構應用於一三維晶片的一簡化不意圖。
[0024]圖17所繪示的為依據本發明的第五實施例的集成電感結構來概述本發明的集成電感結構製造方法的一第五實施例的流程圖。
[0025]圖18所繪示的為依據本發明的實施例的集成電感結構應用於一三維晶片的一簡化示意圖。
[0026]其中，附圖標記說明如下:
[0027]10:半導體基底
[0028]22:圖案式接地防護
[0029]24:柵極氧化層
[0030]30:電感
[0031]50:集成電感結構
[0032]200:集成電感結構
[0033]202:半導體基底
[0034]204:深溝槽
[0035]206:電感
[0036]208:圖案式接地防護
[0037]500:集成電感結構
[0038]502:半導體基底
[0039]504:直通矽晶穿孔
[0040]506:電感
[0041]508:圖案式接地防護
[0042]510:遮蔽金屬層
[0043]700:集成電感結構
[0044]702:半導體基底
[0045]704:重分布金屬層
[0046]706:電感
[0047]708:圖案式接地防護
[0048]720:第一晶片
[0049]730:第二晶片
[0050]900:集成電感結構
[0051]902:半導體基底
[0052]904:直通矽晶穿孔
[0053]906:電感
[0054]908:圖案式接地防護
[0055]910:背面重分布金屬層
[0056]920:三維晶片
[0057]930:第一晶片
[0058]940:矽插件
[0059]950:第二晶片
[0060]1120:三維晶片
[0061]1130:第一晶片
[0062]1140:矽插件
[0063]1150:第二晶片

【具體實施方式】
[0064]請參考圖2，圖2所繪示的為依據本發明的一第一實施例的一種集成電感結構200的一剖面示意圖。如圖2所示，集成電感結構200包含有:一半導體基底202、多個深溝槽(deep trench)204以及一電感206。該多個深溝槽204形成於半導體基底202中並排列成一特定圖案(舉例來說，如圖3所示，圖3為集成電感結構200的一結構俯視圖，但本發明不限於此)，且該多個深溝槽204中填充一金屬材料(例如銅、鋁或金或其合金等)，以形成一圖案式接地防護(Patterned Ground Shield,PGS)208,其中該多個深溝槽204的寬度可小於20微米，且該多個深溝槽204的深度可為如小於100微米但大於20微米，以及電感206形成於半導體基底202上方。另外，在本發明中，電感206與半導體基底202之間可不具有其他任何多餘的圖案式接地防護。請注意，上述的實施例僅作為本發明的舉例說明，並非本發明的限制條件，舉例來說，圖案式接地防護208也可以另外接地，以進一步降低電磁渦電流(eddy current)並且提高品質因子(Q-factor)。見圖2和3,較佳地,其中圖案式接地防護208實質上在該電感206下方與其正交(垂直)。
[0065]與過去不同，由於目前的先進半導體工藝技術可以製作出寬度極小的深溝槽，因此本發明可以藉此在半導體基底200中製作具有該特定圖案的深溝槽204，並且於深溝槽204中填充該金屬材料，以形成創新的圖案式接地防護，用於取代傳統技術中以多晶矽設置於電感與柵極氧化層之間的圖案式接地防護(請參考圖1)。
[0066]請參考圖4，圖4所繪示的為依據上述的集成電感結構200來概述本發明的集成電感結構製造方法的一第一實施例的流程圖，假如大體上可以得到相同的結果，則流程中的步驟不一定需要照圖4所示的順序來執行，也不一定需要是連續的，也就是說，這些步驟之間可以插入其他的步驟。本發明的集成電感結構製造方法的第一實施例包含有下列步驟:
[0067]步驟400:形成一半導體基底。
[0068]步驟402:於該半導體基底中形成多個深溝槽，並將該多個深溝槽排列成一特定圖案。
[0069]步驟404:於該多個深溝槽中填充一金屬材料，以形成一圖案式接地防護。
[0070]步驟406:於該半導體基底上方形成一電感。
[0071]請注意，上述的實施例僅作為本發明的舉例說明，並非本發明的限制條件，舉例來說，本發明的集成電感結構製造方法的步驟可以另包含有:將該圖案式接地防護接地。較佳地，其中該圖案式接地防護實質上在該電感下方與其正交(垂直)。
[0072]請參考圖5，圖5所繪示的為依據本發明的一第二實施例的一種集成電感結構500的一剖面不意圖。如圖5所不,集成電感結構500包含有:一半導體基底502、多個直通娃晶穿孔(Through Silicon Via, TSV) 504以及一電感506。該多個直通矽晶穿孔504形成於半導體基底500中並排列成一特定圖案(舉例來說，如圖6所示，圖6為集成電感結構500的一結構俯視圖，但本發明不限於此)，且該多個直通矽晶穿孔504中填充一金屬材料(例如銅、招或金等)，以形成一圖案式接地防護(Patterned Ground Shield, PGS) 508,其中該多個直通矽晶穿孔504的寬度可小於20微米，以及電感506形成於半導體基底502上方。請注意，在本發明中，電感506與半導體基底502之間可不具有其他任何多餘的圖案式接地防護。此外，本發明的集成電感結構500可以作應用於一三維晶片(3D IC)中的一矽插件(Si Interposer)。請注意,上述的實施例僅作為本發明的舉例說明，並非本發明的限制條件，舉例來說，圖案式接地防護508也可以另外接地，以更大幅地降低電磁渦電流(eddycurrent)並且提高品質因子(Q-factor)。此外,在本發明的一第三實施例中，集成電感結構500還可以另包含有:一遮蔽金屬層510，根據該特定圖案連接該多個直通矽晶穿孔504，如圖7所示，並且該遮蔽金屬層510也可以與該多個直通矽晶穿孔504共同形成圖案式接地防護508，如圖8所示；而較佳地，圖案式接地防護508的遮蔽金屬層510實質上在該電感506下方與其正交(垂直)。其中，該金屬層例如可以用半導體工藝中的第一層金屬(metal I)來形成。
[0073]與過去不同，由於目前的先進半導體工藝技術可以製作出寬度極小的直通矽晶穿孔，因此本發明可以藉此在半導體基底500中製作具有該特定圖案的直通矽晶穿孔504，並且於直通矽晶穿孔504中填充該金屬材料，以形成創新的圖案式接地防護，用於取代傳統技術中以多晶矽設置於電感與柵極氧化層之間的圖案式接地防護(請參考圖1)。
[0074]請參考圖9，圖9所繪示的為依據上述的集成電感結構500來概述本發明的集成電感結構製造方法的一第二實施例的流程圖，假如大體上可以得到相同的結果，則流程中的步驟不一定需要照圖9所示的順序來執行，也不一定需要是連續的，也就是說，這些步驟之間可以插入其他的步驟。本發明的集成電感結構製造方法的第二實施例包含有下列步驟:
[0075]步驟600:形成一半導體基底。
[0076]步驟602:於該半導體基底中形成多個直通矽晶穿孔，並將該多個直通矽晶穿孔排列成一特定圖案。
[0077]步驟604:於該多個直通矽晶穿孔中填充一金屬材料，以形成一圖案式接地防護。
[0078]步驟606:於該半導體基底上方形成一電感。
[0079]請注意，上述的實施例僅作為本發明的舉例說明，並非本發明的限制條件，舉例來說，本發明的集成電感結構製造方法的步驟可以另包含有:將該圖案式接地防護接地。此夕卜，在本發明的一第三實施例中，本發明的集成電感結構製造方法可以另包含有:根據該特定圖案將一遮蔽金屬層連接於該多個直通矽晶穿孔。而較佳地，該圖案式接地防護的該多個遮蔽金屬層實質上在該電感下方與其正交(垂直)。其中，該金屬層例如可以用半導體工藝中的第一層金屬(metall)來形成。
[0080]請參考圖10，圖10所繪示的為依據本發明的一第四實施例的一種集成電感結構700的一剖面示意圖。如圖10所示，集成電感結構700包含有:一半導體基底702、一重分布金屬層(redistribut1n layer, RDL) 704以及一電感706。電感706形成於半導體基底702上方；以及重分布金屬層704形成於電感706上方並具有一特定圖案(舉例來說，如圖11所示，圖11為集成電感結構700的一結構俯視圖，但本發明不限於此)，以形成一圖案式接地防護(Patterned Ground Shield, PGS) 708,其中重分布金屬層704的材質可以為招。請注意，在本發明中，電感706與半導體基底702之間可不具有其他任何多餘的圖案式接地防護。此外，本發明的集成電感結構700可以應用於一三維晶片(3D IC)中的一集成被動裝置(Integrated Passive Device, IPD)。本實施例的集成電感結構700可以應用於覆晶技術(Flip Chip)，請參考圖12，圖12所繪示的為依據本發明的第四實施例的集成電感結構700應用於覆晶技術的一簡化示意圖，如圖12所示，當包含有集成電感結構700的一第一晶片720反轉朝下時，在集成電感結構700中上方的重分布金屬層704所形成的圖案式接地防護708不但可以降低電磁潤電流(eddy current)以及提高品質因子(Q-factor),並且可以更有效地避免上層的第一晶片720中的電感磁場流影響下層的一第二晶片730的信號。請注意，上述的實施例僅作為本發明的舉例說明，並非本發明的限制條件，舉例來說，圖案式接地防護708也可以另外接地，以進一步降低電磁潤電流(eddy current)並且提高品質因子(Q-factor)。如圖10、11所示，較佳地，其中重分布金屬層704實質上在該電感706上方與其正交(垂直)。
[0081]請參考圖13，圖13所繪示的為依據上述的集成電感結構700來概述本發明的集成電感結構製造方法的一第四實施例的流程圖，假如大體上可以得到相同的結果，則流程中的步驟不一定需要照圖13所示的順序來執行，也不一定需要是連續的，也就是說，這些步驟之間可以插入其他的步驟。本發明的集成電感結構製造方法的第四實施例包含有下列步驟:
[0082]步驟800:形成一半導體基底。
[0083]步驟802:於該半導體基底上方形成一電感。
[0084]步驟804:於該電感上方形成具有一特定圖案的一重分布金屬層，以形成一圖案式接地防護。
[0085]請注意，上述的實施例僅作為本發明的舉例說明，並非本發明的限制條件，舉例來說，本發明的集成電感結構製造方法的步驟可以另包含有:將該圖案式接地防護接地。較佳地，其中該重分布金屬層實質上在該電感上方與其正交(垂直)。
[0086]請參考圖14，圖14所繪示的為依據本發明的一第五實施例的一種集成電感結構900的一剖面示意圖。如圖14所示，集成電感結構900包含有:一半導體基底902、多個直通娃晶穿孔(Through Silicon Via, TSV) 904、一電感906以及一背面重分布金屬層(backside redistribut1n layer, back side RDL)910。電感 906 形成於半導體基底 902 上方，以及該多個直通矽晶穿孔904形成於半導體基底902中。背面重分布金屬層910形成於半導體基底902的底部並連接於該多個直通矽晶穿孔904，並且背面重分布金屬層910具有一特定圖案(舉例來說，如圖15所示，圖15為集成電感結構900的一結構底部俯視圖，但本發明不限於此)，以形成一圖案式接地防護(Patterned Ground Shield, PGS) 908,其中背面重分布金屬層904的材質可以為鋁。請注意，在本發明中，電感906與半導體基底902之間可不具有其他任何多餘的圖案式接地防護。此外，本發明的集成電感結構900可以應用於一三維晶片(3D IC)中的一娃插件(SiInterposer),請參考圖16,圖16所繪示的為依據本發明的第五實施例的集成電感結構900應用於一三維晶片920的一簡化示意圖，如圖16所示，三維晶片920包含有一第一晶片930、一矽插件940以及一第二晶片950，其中矽插件940具有集成電感結構900，並且集成電感結構900中下方的背面重分布金屬層910所形成的圖案式接地防護908不但可以降低電磁渦電流以及提高品質因子(Q-factor)，並且可以更有效地避免矽插件940中的電感磁場流影響下層的一第二晶片950的信號。請注意，上述的實施例僅作為本發明的舉例說明，並非本發明的限制條件，舉例來說，圖案式接地防護908也可以另外接地，以進一步降低電磁潤電流(eddy current)並且提高品質因子(Q-factor)o
[0087]請參考圖17，圖17所繪示的為依據上述的集成電感結構900來概述本發明的集成電感結構製造方法的一第五實施例的流程圖，假如大體上可以得到相同的結果，則流程中的步驟不一定需要照圖17所示的順序來執行，也不一定需要是連續的，也就是說，這些步驟之間可以插入其他的步驟。本發明的集成電感結構製造方法的第五實施例包含有下列步驟:
[0088]步驟1000:形成一半導體基底。
[0089]步驟1002:於該半導體基底中形成多個直通矽晶穿孔。
[0090]步驟1004:於該半導體基底上方形成一電感。
[0091]步驟1006:於該半導體基底的底部形成具有一特定圖案的一背面重分布金屬層，並且將該背面重分布金屬層連接於該多個直通矽晶穿孔，以形成一圖案式接地防護。
[0092]請注意，上述的實施例僅作為本發明的舉例說明，並非本發明的限制條件，舉例來說，本發明的集成電感結構製造方法的步驟可以另包含有:將該圖案式接地防護接地。
[0093]此外，本發明的集成電感結構可以應用於一三維晶片(3D IC)中的一矽插件(SiInterposer),請參考圖18,圖18所繪示的為依據本發明的前述實施例的集成電感結構應用於一三維晶片1120的一簡化示意圖，如圖18所示，三維晶片1120包含有一第一晶片1130、一矽插件1140以及一第二晶片1150，其中矽插件1140包含有本發明的一集成電感結構，其具有直通矽晶穿孔與背面重分布金屬層或重分布金屬層。
[0094]綜上所述,相較於先前技術，由於本發明所揭示的集成電感結構以及集成電感結構製造方法具有創新的圖案式接地防護，可以阻隔半導體基底中深層的電磁渦流的形成，並且能阻斷電磁渦流可能發生的路徑，阻絕效果更徹底，並且提高品質因子，並可應用於三維晶片或覆晶技術。
[0095]以上所述僅為本發明的較佳實施例，凡依本發明申請專利權利要求範圍所做的均等變化與修飾，皆應屬本發明的涵蓋範圍。
【權利要求】
1.一種集成電感結構，包含有: 一半導體基底； 一電感，形成於該半導體基底上方；以及 一重分布金屬層，形成於該電感上方並具有一特定圖案，以形成一圖案式接地防護。
2.如權利要求1所述的集成電感結構，其中該圖案式接地防護接地。
3.如權利要求1所述的集成電感結構，其中該重分布金屬層的材質為鋁。
4.如權利要求1所述的集成電感結構，該集成電感結構應用於一三維晶片中的一集成被動裝置。
5.如權利要求1所述的集成電感結構，其中該電感與該半導體基底之間不具有圖案式接地防護。
6.如權利要求1所述的集成電感結構，該集成電感結構應用於覆晶技術。
7.如權利要求1所述的集成電感結構，其中該重分布金屬層的特定圖案實質上在該電感上方與該電感正交。
8.一種集成電感結構製造方法，包含有: 形成一半導體基底； 於該半導體基底上方形成一電感；以及 於該電感上方形成具有一特定圖案的一重分布金屬層，以形成一圖案式接地防護。
9.如權利要求7所述的集成電感結構製造方法，另包含有: 將該圖案式接地防護接地。
10.如權利要求7所述的集成電感結構製造方法，其中該重分布金屬層的材質為鋁。
11.如權利要求7所述的集成電感結構製造方法，其中該重分布金屬層的特定圖案實質上在該電感上方與該電感正交。
【文檔編號】H01L23/64GK104078448SQ201310104651
【公開日】2014年10月1日 申請日期:2013年3月28日 優先權日:2013年3月28日
【發明者】葉達勳 申請人:瑞昱半導體股份有限公司