一種兼容多速率的數字中頻實現裝置及方法
2023-05-24 14:49:36
專利名稱：一種兼容多速率的數字中頻實現裝置及方法
技術領域：
本發明涉及一種多速率兼容系統的FPGA( Field Programed Gate Array ) 實現裝置及方法，尤指一種數字中頻信號處理領域兼容多速率的FPGA實現 裝置和方法。
背景技術：
LTE(Long Term Evolution長期演進)系統在基帶上有5Mhz, 10Mhz，20Mhz等多種帶寬的配置需求，對應到發射的中頻部分，基帶信號的 輸入就存在多速率的情況。理論上可以對這多種帶寬的處理分別做一套方 案，如圖1所示按照固定帶寬來設計，每一種帶寬設計一套代碼，代碼 編譯以後的數據文件同時存在flash裡面，底層的CPU可以根據當前系統 的帶寬來選擇把其中對應的數據文件下載到FPGA裡面，使其正常工作，通 過更改底層FPGA配置來實現，但是會有工作量大、不利於後期維護、切換 不穩定等一列的問題。
發明內容
本發明所要解決的技術問題是提供一種可兼容多種速率，自動兼容處理 多種信號帶寬的數字中頻實現裝置。
為解決上述技術問題，本發明通過如下技術方案實現 一種兼容多速 率的數字中頻實現裝置，由子模塊組成，其特徵在於設置所述子模塊為 最高速率，並向下兼容其他速率；各子模塊均包括一輸入輸出控制模塊， 第一級子模塊輸入輸出控制模塊用於根據上層軟體配置的基帶信號帶寬產 生初始的數據輸入時序控制邏輯，並將所述數據輸入時序控制邏輯作為初 始輸入有效信號，並向下一級子模塊輸出輸出有效信號；次級子模塊輸入 輸出控制模塊用於讀取上一級所述輸出有效信號作為本級輸入有效信號， 並向下一級輸出輸出有效信號。進一步的，所述兼容多速率的數字中頻實現裝置包括速率匹配模塊，所 述速率匹配模塊設置於最後一級，所述速率匹配模塊用於對不同的速率進 行不同倍數的插值濾波，輸出速率一致的中頻信號。
另 一方面本發明所要解決的另 一技術問題是提供一種可兼容多種速率， 自動兼容處理多種信號帶寬的數字中頻實現方法。
為解決上述技術問題，本發明通過如下技術方案實現 一種兼容多速率
的數字中頻實現方法，各子模塊將輸入基帶信號處理為中頻信號，其特徵
在於
設置所述子模塊為最高速率，並向下兼容其他速率； 第一級子模塊輸入輸出控制模塊根據上層軟體配置的基帶信號帶寬產 生初始的數據輸入時序控制邏輯，並將所述數據輸入時序控制邏輯作為 初始輸入有效信號，並向下一級子模塊輸出輸出有效信號； 次級子模塊輸入輸出控制模塊讀取上一級所述輸出有效信號作為本級 輸入有效信號，並向下一級輸出輸出有效信號。
進一步的，設置速率匹配模塊於最後一級，所述速率匹配模塊對不同 的速率進行不同倍數的插值濾波，輸出速率一致的中頻信號。
所述子模塊包括但不限於依次連結的成型濾波模塊、插值濾波模塊、削 峰模塊。所述輸出有效信號為所述子模塊輸入輸出控制模塊對其接收的所 述輸入有效信號或者輸入有效信號的倍頻信號移位寄存後得到，具體為 通過把所述輸入有效信號或者輸入有效信號的倍頻信號延時一定的周期後 得到，所述延時的時間長度為本級子模塊的處理完成基帶信號處理所需要 的時間。所述各級輸入有效信號為持續1個時鐘周期的高電平，所述高電 平出現的頻率與對應的基帶信號的速率對應。
採用本發明裝置以及方法設計筒單，仿真方便，只需要各個模塊的獨立 仿真即可，不需要聯合仿真，各級處理模塊間的連接關係清晰簡單，單模 塊的修改不會影響其他模塊。多帶寬的系統切換靈活，簡單，由於不涉及 底層的重新配置，也更穩定，適用範圍廣，所有涉及多速率兼容FPGA設計都可以參考本方案的實現。
圖1為LTE系統中下行數字中頻處理的基本結構； 圖2為本發明兼容多速率數字中頻處理裝置以及方法的示意圖； 圖3為本發明實施例1成型濾波器的時序圖，基帶速率15. 36Mhz,基 帶帶寬10Mhz;
圖4為本發明實施例2成型濾波器的時序圖，基帶速7. 68Mhz，基帶帶 寬5Mhz。
具體實施例方式
為更好揭示本發明的技術實質，下面結合附圖，通過實施例對本發明說 明如下
裝置實施例如圖2所示 一種兼容多速率的數字中頻實現裝置，由子模 塊組成，其特徵在於設置所述子模塊為最高速率，並向下兼容其他速率； 各子模塊均包括一輸入輸出控制模塊，第一級子模塊輸入輸出控制模塊用 於根據上層軟體配置的基帶信號帶寬產生初始的數據輸入時序控制邏輯， 並將所述數據輸入時序控制邏輯作為初始輸入有效信號，並向下一級子模 塊輸出輸出有效信號；次級子模塊輸入輸出控制模塊用於讀取上一級所述 輸出有效信號作為本級輸入有效信號，並向下一級輸出輸出有效信號。所 述輸出有效信號為所述子模塊輸入輸出控制模塊對其接收的所述輸入有效 信號或者輸入有效信號的倍頻信號移位寄存後得到，具體為通過把所述 輸入有效信號或者輸入有效信號的倍頻信號延時一定的周期後得到，所述 延時的時間長度為本級子模塊的處理完成基帶信號處理所需要的時間。所 述各級輸入有效信號為持續1個時鐘周期的高電平，所述高電平出現的頻 率與對應的基帶信號的速率對應。
本實施例中的子模塊為依次連結的成型濾波模塊、插值濾波模塊，可選 的削峰模塊以及另 一插值濾波模塊用虛線表示，數據流基帶信號首先經成 型濾波模塊處理，同時成型濾波模塊中的輸入輸出控制模塊根據上層軟體配置的基帶信號帶寬產生初始的數據輸入時序控制邏輯，當前FPGA的工作 時鐘245. 76M，輸入的基帶數據速率包括30. 72M, 15. 36M, 7. 68M;最快的速 率是30. 72M，設置所有的子模塊的最高輸入數據是30. 72M，而FPGA的工 作時鐘是245. 76M ,也就是說FPGA的速率比數據快8倍，相對應的15. 36M 是16倍，7. 68M是32倍.
方法實施例一如圖3所示，本實施例中的輸入信號基帶帶寬IOM，基 帶速率為15. 36M。
首先設置本實施例依次連結的成型濾波模塊、插值濾波模塊、削峰模塊 以及另一插值濾波^^莫塊的速率為30. 72M ,當FPGA成功加載後，上層就會 對FPGA配置輸入基帶信號的帶寬，FPGA根據這個輸入帶寬的參數就可以得 到第一級的輸入有效信號。這個輸入有效信號被送到成形濾波器模塊作為 這個模塊的輸入有效信號，這個輸入有效信號標誌著本級模塊需要的信號 到來，成型濾波器的只會在輸入有效信號為高的那一個時鐘周期，把對應 的基帶信號讀入，其他時間的信號不關心。成型濾波內部的輸入輸出控制 邏輯子模塊，這個模塊包括在濾波器設計內部，負責整個設計中的各種時
序，對輸入有效信號根據設計控制時序進行一定的延時就可以得到設計過 程中所需要的各種時序控制信號，這些控制信號負責控制模塊在什麼時候 做什麼樣的處理，輸出有效信號也是其中的控制信號之一，這個輸出信號 會隨模塊的輸出數據一起送到下一級，它標誌著當前時刻輸出的數據是下 一級需要的數據，下一級能且只能在這個信號有效的時候讀取數據。這裡 的成型濾波器沒有插值，輸入有效信號的速率為15. 36M,輸出有效信號的 速率依然為15. 36M。
下一級為插值濾波^t塊，數據和輸入有效信號均來自於成型濾波器的輸 出，另，本級的插值濾波模塊不限於一個，可以是多個插值濾波器串聯起
來，跟成型濾波器的處理一樣，插值濾波器能且只能在這個輸入信號有效 的時候讀取上一級送來的數據，由於插值濾波器在濾波之前首先會進行插 值處理(這個插值處理會使數據的速率成倍變化)，所以插值濾波器內部 的輸入輸出控制子模塊會對上一級的輸入有效信號進行倍頻處理，倍頻的 倍數等於濾波器的插值倍數，通過輸入有效信號倍頻後的信號進行不同的延時得到設計過程中所需要的各種時序控制信號，輸出有效信號就是其中
之一。本實施例中上一級的信號速率15. 36M,輸入有效信號的頻率也必然 是15. 36M;如果經過插值濾波模塊是2倍插值，那麼信號的速率為30. 72M, 輸入由有效信號經過2倍頻以後的速率也必然是30. 72M，這個信號經過延 時以後的各種控制信號的速率也是30. 72M，同樣輸出有效信號的頻率也為 30. 72M。
再下一級的削峰模塊，數據和輸入有效信號來自插值濾波模塊的輸出有 效，本模塊不是中頻處理的必須模塊，常常是一種輔助功能模塊。削峰處 理的輸出控制子模塊也根據輸入有效信號，通過一定的延時得到設計中需 要的各種控制信號和輸出有效信號。
最後一級的插值濾波器，這個濾波器是為了把各種不同的速率匹配到統 一的中頻速率而需要，根據不同的速率選擇不同的插值倍數即可。這個模 塊主要是由多個插值濾器組成的濾波器組，跟據前一級進行了信號速率不 一致經過插值濾波器的級數也會不同，這樣就得到不同的插值倍數。這個 濾波器模塊的對應輸入輸出速率都是確定的，所以輸入輸出控制模塊對於 配置濾波器不是必須的。
進一步的，如果中頻最後級的信號速率為統一的速率，則在最後一級增 加速率匹配模塊，對不同的速率進行不同倍數的插值濾波，保證不管何種 基帶速率，最終中頻輸出的速率一致。如果中頻最後輸出的速率不需一致 的話，則可以省略速率匹配模塊的處理。
方法實施例二如圖4所示，本實施例中的輸入信號的基帶帶寬5M,基 帶速率為7. 68M。
實施例一設計完成以後，自然可以向下兼容基帶帶寬為5M的設計，實 施例二的具體處理過程，所需要的處理時間和實施例一完全一樣，不同的 地方只是實施例二種的數據速率比實施例一慢一倍，所以實施例二相對實 施例一來說，每2次數據輸出有效之間之間的無效數據(圖中xxxx表示無 效數據)時間更長。和實施例一類似，進一步的，如果中頻最後級的信號 速率為統一的速率，則在最後一級增加速率匹配模塊，對不同的速率進行
8不同倍數的插值濾波，保證不管何種基帶速率，最終中頻輸出的速率一致。 如果中頻最後輸出的速率不需一致的話，則可以省略速率匹配模塊的處理。
權利要求
1. 一種兼容多速率的數字中頻實現裝置，由子模塊組成，其特徵在於設置所述子模塊為最高速率，並向下兼容其他速率；各子模塊均包括一輸入輸出控制模塊，第一級子模塊輸入輸出控制模塊用於根據上層軟體配置的基帶信號帶寬產生初始的數據輸入時序控制邏輯，並將所述數據輸入時序控制邏輯作為初始輸入有效信號，並向下一級子模塊輸出輸出有效信號；次級子模塊輸入輸出控制模塊用於讀取上一級所述輸出有效信號作為本級輸入有效信號，並向下一級輸出輸出有效信號。
2. 如權利要求1所述的兼容多速率的數字中頻實現裝置，其特徵在於 包括速率匹配模塊，所述速率匹配模塊設置於最後一級，所述速率 匹配模塊用於對不同的速率進行不同倍數的插值濾波，輸出速率一 致的中頻信號。
3. 如權利要求1或2所述的兼容多速率的數字中頻實現裝置，其特徵 在於所述子模塊包括但不限於依次連結的成型濾波模塊、插值濾 波模塊、削峰模塊。
4. 如權利要求1或2所述的兼容多速率的數字中頻實現裝置，其特徵 在於所述輸出有效信號為所述子模塊輸入輸出控制模塊對其接收 的所述輸入有效信號或者輸入有效信號的倍頻信號移位寄存後得 到，具體為通過把所述輸入有效信號或者輸入有效信號的倍頻信 號延時一定的周期後得到，所述延時的時間長度為本級子模塊的處 理完成基帶信號處理所需要的時間。
5. 如權利要求1或2所述的兼容多速率的數字中頻實現裝置，其特徵 在於所述各級輸入有效信號為持續l個時鐘周期的高電平，所述 高電平出現的頻率與對應的基帶信號的速率對應。
6. —種兼容多速率的數字中頻實現方法，各子模塊將輸入基帶信號處理為中頻信號，其特徵在於 設置所述子模塊為最高速率，並向下兼容其他速率； 第一級子模塊輸入輸出控制模塊根據上層軟體配置的基帶信號帶 寬產生初始的數據輸入時序控制邏輯，並將所述數據輸入時序控制 邏輯作為初始輸入有效信號，並向下一級子模塊輸出輸出有效信號；次級子模塊輸入輸出控制模塊讀取上一級所述輸出有效信號作為 本級輸入有效信號，並向下一級輸出輸出有效信號。
7. 如權利要求6所述的兼容多速率的數字中頻實現方法，其特徵在於 設置速率匹配模塊於最後一級，所述速率匹配模塊對不同的速率進 行不同倍數的插值濾波，輸出速率一致的中頻信號。
8. 如權利要求6或7所述的兼容多速率的數字中頻實現方法，其特徵 在於所述子模塊包括但不限於依次連結的成型濾波模塊、插值濾 波模塊、削峰模塊。
9. 如權利要求6或7所述的兼容多速率的數字中頻實現方法，其特徵 在於所述輸出有效信號為所述子模塊輸入輸出控制模塊對其接收 的所述輸入有效信號或者輸入有效信號的倍頻信號移位寄存後得 到，具體為通過把所述輸入有效信號或者輸入有效信號的倍頻信 號延時一定的周期後得到，所述延時的時間長度為本級子4莫塊的處 理完成基帶信號處理所需要的時間。
10. 如權利要求6或7所述的兼容多速率的數字中頻實現方法，其特徵 在於所述各級輸入有效信號為持續l個時鐘周期的高電平，所述 高電平出現的頻率與對應的基帶信號的速率對應。
全文摘要
本發明涉及一種數字中頻信號處理領域兼容多速率的FPGA實現裝置和方法，本發明技術方案如下一種兼容多速率的數字中頻實現裝置，由子模塊組成，其特徵在於設置所述子模塊為最高速率，並向下兼容其他速率；各子模塊均包括一輸入輸出控制模塊，第一級子模塊輸入輸出控制模塊用於根據上層軟體配置的基帶信號帶寬產生初始的數據輸入時序控制邏輯，並將所述數據輸入時序控制邏輯作為初始輸入有效信號，並向下一級子模塊輸出輸出有效信號；次級子模塊輸入輸出控制模塊用於讀取上一級所述輸出有效信號作為本級輸入有效信號，並向下一級輸出輸出有效信號。並提供了上述裝置處理的方法。採用本發明裝置及方法設計簡單，仿真方便，兼容多速率。
文檔編號H04L25/49GK101478513SQ20081024197
公開日2009年7月8日 申請日期2008年12月31日 優先權日2008年12月31日
發明者豔 廖 申請人:中興通訊股份有限公司