輸入緩衝器的製作方法
2023-05-25 01:04:41 1
專利名稱：輸入緩衝器的製作方法
技術領域：
本發明涉及一種半導體裝置，較確切地說是一種半導體裝置的輸入緩衝器。
在常規半導體裝置中，由於其輸入緩衝器會產生正比於輸入電源電壓增量的「高電平」輸出電壓，因而半導體裝置表現出不穩定的性能。
圖1示出了一個常規半導體裝置的輸入緩衝器。參照圖1，輸入緩衝器包含一個PMOS電晶體1(其源極接電源電壓而柵極接啟動信號EN)、一個PMOS電晶體2(其源極接PMOS電晶體1的漏極而柵極接輸入信號IN)、一個NMOS電晶體3(其漏極接PMOS電晶體2的漏極、柵極接輸入信號IN而源極接地)以及一個NMOS電晶體4(其漏極接NMOS電晶體3的漏極、源極接地而柵極接啟動信號EN)。
前面提到的常規輸入緩衝器的運行如下面所述。若啟動信號EN處於「高」位，則NMOS電晶體4接通，從而產生一個「低」邏輯電平的輸出信號(OUT)。若啟動信號EN處於「低」位，則NMOS電晶體4關斷而PMOS電晶體1接通，PMOS管2的源極因此升至「高」邏輯位。此時，若輸入信號IN處於「高」位，則輸入信號為「低」位;反之，若輸入信號處於「低」位，則輸出信號為「高」位。當啟動信號EN和輸入信號IN都低時，電源電壓的起伏會經由PMOS電晶體1和2傳輸到輸出端，從而引起輸出信號起伏。因此，常規輸入緩衝器有如下的弊端，即高電平的輸出電壓正比於電源電壓的變動而起伏，當電源電壓增加時更如此。
本發明的目的在於提供一種半導體裝置的輸入緩衝器，這種輸入緩衝器的輸出電壓在高電平條件下甚至在電源電壓升高時也不增高。
為實現此目的，本發明提供了一種半導體存儲裝置的輸入緩衝器，它包含使用一個上拉電晶體和一個下拉電晶體來緩衝其輸入信號的緩衝裝置和連接在緩衝裝置中的上拉電晶體與下拉電晶體之間以接收啟動信號從而防止「高電平」輸出電壓隨電源電壓變動而起伏的補償裝置。
結合附圖，從本發明的下列詳細描述中，本發明的各種目的、特徵、情況和優點將變得更為明顯。在這些附圖中，圖1示出了常規半導體裝置的輸入緩衝器;
圖2示出了本發明的半導體裝置的輸入緩衝器;
圖3是圖2中PMOS電晶體14在電源電壓變動時的柵極電壓變化特性圖;
圖4是常規輸入緩衝器和本發明輸入緩衝器的高電平輸出電壓特性對比圖。
本發明的半導體裝置輸入緩衝器根據附圖描述如下。
圖2示出了本發明的半導體裝置輸入緩衝器。參照圖2，輸入緩衝器包含一個PMOS電晶體5(其源極接電源電壓Vcc而柵極接收啟動信號EN)、一個PMOS電晶體6(其源極接PMOS電晶體5的漏極而柵極接收輸入信號IN)、一個NMOS電晶體7(其柵極接收輸入信號IN而源極接地)、一個NMOS電晶體8(其柵極接收啟動信號EN、源極接地而漏極接收NMOS電晶體7的漏極)、一個PMOS電晶體9(其源極接電源電壓Vcc而柵極接收啟動信號EN)、一個PMOS電晶體10(其源極接PMOS電晶體9的漏極而柵極和漏極彼此相接)、一個PMOS電晶體11(其源極接PMOS電晶體10的漏極而柵極和漏極彼此相接)、一個PMOS電晶體12(其源極接PMOS電晶體11的漏極而柵極和漏極彼此相接)、一個NMOS電晶體13(其柵極接電源電壓Vcc、漏極接PMOS電晶體12的漏極而源極接地)以及一個PMOS電晶體14(其源極接PMOS電晶體6的漏極、柵極接PMOS電晶體12的漏極而漏極接NMOS電晶體7的漏極)。
在輸入緩衝器的上述結構中，PMOS電晶體9、10、11、12和14以及NMOS電晶體13是用於防止電源電壓變化引起「高電平」態輸出電壓的起伏。
上述輸入緩衝器結構的運行如下所述。
首先，由於NMOS電晶體13總是處於「接通」狀態，PMOS電晶體14也就保持「接通」。若啟動信號EN變低，則PMOS電晶體5接通而NMOS電晶體8關斷。因此，輸入信號IN被PMOS電晶體6和NMOS電晶體7反相併緩衝，以被輸出。此外，PMOS電晶體9接通，使PMOS電晶體14的柵極電壓線性上升。因此，PMOS電晶體14的溝道開通情況成為可控，以便輸出信號的「高電平」態可被調節。
換言之，根據本發明，輸入緩衝器是在啟動信號的控制下被啟動的，而且，在輸入緩衝器的上拉電晶體和下拉電晶體之間接有一個其溝道開通情況可根據電源電壓來調節的電晶體。
圖3是圖2中PMOS電晶體14柵極電壓隨電源電壓變化的曲線。圖3的橫坐標表示電源電壓(Vcc)而縱坐標表示PMOS電晶體14的柵極電壓。當電源電壓由3V增加到7V時，PMOS電晶體14的柵極電壓由零V線性上升到2V。PMOS電晶體14(圖2)被調整到只在低於設定電壓時才運行(導通)而在高於設定電壓時關斷，以便輸出信號的「高電平」條件能夠被控制。
圖4示出了高電平輸出電壓對電源電壓的特性曲線。此處橫坐標表示電源電壓(0V到7V)而縱坐標表示輸出「高電平」電壓條件(0V到3V)。參考字母A表示常規輸入緩衝器的特性，其中高電平輸出正比於電源電壓的增加而線性增加。參考字母B表示本發明的輸入緩衝器的特性，其中輸出電平在電源電壓超過設定值時保持恆定。
可見，本發明的半導體裝置輸入緩衝器能夠在電源電壓變動時穩定輸出高電平電壓的特性。
雖然根據本發明的實施例已詳細地描述了本發明，但對本技術領域的技術人員來說，顯然可以在不超越所附權利要求規定的構思和範圍的條件上實現各種形式上和細節上的改變。
權利要求
1.一種輸入緩衝器，它包含具有用於緩衝其信號的一個上拉電晶體和一個下拉電晶體的緩衝裝置；接收啟動信號用以啟動上述緩衝裝置的啟動裝置；以及用於接收啟動信號以防止高電平輸出電壓隨電源電壓改變而起伏而連接在上述緩衝裝置中的上述上拉電晶體和上述下拉電晶體之間的補償裝置。
2.按照權利要求1所述的輸入緩衝器，其中所述的啟動裝置包含一個第一PMOS電晶體，其源極接電源電壓，柵極接收上述啟動信號而漏極接上述上拉電晶體的源極;以及一個第一NMOS電晶體，其柵極接收上述啟動信號，源極接地而漏極接上述下拉電晶體的漏極。
3.按照權利要求2所述的輸入緩衝器，其中所述的補償裝置包含一個第二PMOS電晶體，其源極接電源電壓而柵極接收上述啟動信號;一個第三PMOS電晶體，其源極接上述第二PMOS電晶體的漏極而柵極與漏極彼此相接;一個第四PMOS電晶體，其源極接上述第三PMOS電晶體的漏極而柵極與漏極彼此相接;一個第五PMOS電晶體，其源極接上述第四PMOS電晶體的漏極而柵極與漏極彼此相接;一個第二NMOS電晶體，其柵極接電源電壓，漏極接上述第五PMOS電晶體的漏極而源極接地;以及一個第六PMOS電晶體，其源極接上述上拉電晶體的上述漏極，柵極接上述第五PMOS電晶體的上述漏極而漏極接上述下拉電晶體的上述漏極。
4.一種輸入緩衝器，它包含使用一個上拉電晶體和一個下拉電晶體來緩衝其輸入信號的緩衝裝置;以及連接在上述緩衝裝置中的上述上拉電晶體和上述下拉電晶體之間的補償裝置，用於接收啟動信號以防止高邏輯電平輸出電壓隨電源電壓改變而起伏。
5.按照權利要求4所述的輸入緩衝器，其中所述的補償裝置包含一個第一PMOS電晶體，其源極接電源電壓而柵極接收上述啟動信號;一個第二PMOS電晶體，其源極接上述第一PMOS電晶體的漏極而柵極與漏極彼此相接;一個第三PMOS電晶體，其源極接上述第二PMOS電晶體的漏極而柵極與漏極彼此相接;一個第四PMOS電晶體，其源極接上述第三PMOS電晶體的漏極而柵極與漏極彼此相接;一個NMOS電晶體，其柵極接電源電壓，漏極接上述第四PMOS電晶體的漏極而源極接地;以及一個第五PMOS電晶體，其源極接上述上拉電晶體的上述漏極，柵極接上述第四PMOS電晶體的上述漏極而漏極接上述下拉電晶體的上述漏極。
全文摘要
本發明的輸入緩衝器包括一個使用一上拉電晶體和一下拉電晶體以緩衝輸入信號的緩衝裝置和一個連接在用於緩衝裝置中的上拉電晶體與下拉電晶體之間用於接收啟動信號以防止輸出高電平電壓因電源電壓變動而起伏的補償器。因此能夠防止由電源電壓變動所引起的高邏輯電平輸出電壓的起伏。
文檔編號G11C11/409GK1086360SQ9311965
公開日1994年5月4日 申請日期1993年10月29日 優先權日1992年10月29日
發明者韓聖禛, 郭忠根 申請人:三星電子株式會社