半導體存儲器件及其製造方法

2023-05-25 01:20:56

專利名稱：半導體存儲器件及其製造方法
技術領域：
本發明一般地涉及半導體器件，更具體地，涉及包括靜態隨機存取存儲 器的半導體存儲器件。
背景技術：
靜態隨機存取存儲器(以下稱為SRAM)是一種高速半導體存儲器 件，其包括通過字線選擇的轉移電晶體和在一起形成觸發器(flip-flop) 連接的兩個CMOS反相器，其中每個CMOS反相器經由相應的轉移晶體 管連接至相應的位線。SRAM與諸如CMOS電路等高速邏輯元件一起被 廣泛用在高速邏輯電路裝置中。圖1是典型的SRAM 10的等效電路圖。參照圖1 ， SRAM 10包括第一 CMOS反相器I,和第二 CMOS反相器 12，在第一 CMOS反相器It中第一負載電晶體LT,和第一驅動電晶體 串聯，在第二 CMOS反相器I2中第二負載電晶體LT2和第二驅動電晶體 DT2串聯。第一 CMOS反相器h和第二 CMOS反相器12在一起形成觸發 器電路FF，其中第一負載電晶體L^和第一驅動電晶體DT,彼此連接的 節點N,經由第一轉移電晶體TF,連接至第一位線BL，而第一轉移晶體 管TF,由字線WL控制。類似地，第二負載電晶體LT2和第二驅動晶體 管DT2彼此連接的節點N2經由第二轉移電晶體TF2連接至第一位線^Z， 而第二轉移電晶體TF2由字線WL控制。在這種結構的SRAM中，為了實現SRAM的高速運行，對驅動晶體 管DT,和DT2進行驅動的負載電晶體LTt和LT2的電流驅動能力非常重專利文獻1 專利文獻2: 專利文獻 專利文獻4: 專利文獻日本特開專利申請2006-41035 日本特開專利申請7-131003 日本特開專利申請7-169858 日本特開專利申請2002-329798 日本特開專利申請2002-190534發明內容根據實施例的一個方案，提供一種半導體存儲器件，包括半導體襯底；第一 CMOS反相器，其包括第一和第二 MOS電晶體，所述第一 和第二MOS電晶體分別具有彼此不同的溝道導電類型，並且在所述半導 體襯底上的第一節點串聯連接；第二CMOS反相器，其包括第三和第四 MOS電晶體，所述第三和第四MOS電晶體分別具有彼此不同的溝道導 電類型，並且在所述半導體襯底上的第二節點串聯連接，所述第二 CMOS 反相器與所述第一 CMOS反相器一起形成觸發器電路；第一轉移電晶體， 配置在所述半導體襯底上第一位線與所述第一節點之間，所述第一轉移 電晶體具有與字線連接的並通過所述字線上的選擇信號來驅動的第一柵 電極；第二轉移電晶體，配置在所述半導體襯底上第二位線與所述第二 節點之間，所述第二轉移電晶體具有與所述字線連接的並通過所述字線 上的選擇信號來驅動的第二柵電極；多晶矽電阻元件，其形成在所述半 導體襯底上的器件隔離區上；所述第一和第三MOS電晶體的每一個形成在 由所述器件隔離區界定在所述半導體襯底中的第一導電類型的器件區中；所 述第一和第三MOS電晶體的每一個包括多晶矽柵電極，經由柵極絕緣膜 形成在所述半導體襯底上，並在其各自的側壁表面承載有柵極側壁絕緣膜； 第二導電類型源極區，形成在所述半導體襯底中的所述多晶矽柵電極的第一 側，使得所述第二導電類型源極區的端部侵入到所述多晶矽柵電極正下方的 一部分所述半導體襯底中；第二導電類型漏極擴展區，形成在所述半導體襯 底的表面部分中的與所述多晶矽柵電極的所述第一側相對的第二側，使得所 述第二導電類型漏極擴展區的端部侵入到所述多晶矽柵電極正下方的一部 分所述半導體襯底中；以及第二導電類型漏極區，與所述漏極擴展區重疊地形成在所述半導體襯底中的所述第二側的所述柵極側壁絕緣膜的外側，其中 所述漏極區的深度大於所述第二導電類型漏極擴展區的深度；其中所述源極 區形成為比所述漏極擴展區更深，所述多晶矽柵電極具有的膜厚度等於所述 多晶矽電阻元件的膜厚度，所述源極區和所述多晶矽電阻元件摻雜有相同的 摻雜物元素。根據實施例的另一方案，提供一種半導體存儲器件的製造方法，所述半導體存儲器件包括第一 CMOS反相器，其包括第一和第二 MOS晶 體管，所述第一和第二MOS電晶體分別具有彼此相反的溝道導電類型， 並且在半導體襯底上的第一節點串聯連接；第二CMOS反相器，其包括 第三和第四MOS電晶體，所述第三和第四MOS電晶體分別具有彼此相 反的溝道導電類型，並且在所述半導體襯底上的第二節點串聯連接，所 述第二 CMOS反相器與所述第一 CMOS反相器一起形成觸發器電路；第 一轉移電晶體，配置在所述半導體襯底上第一位線與所述第一節點之間， 所述第一轉移電晶體具有與字線連接的並通過所述字線上的選擇信號來 驅動的第一柵電極；第二轉移電晶體，配置在所述半導體襯底上第二位 線與所述第二節點之間，所述第二轉移電晶體具有與所述字線連接的並 通過所述字線上的選擇信號來驅動的第二柵電極；以及多晶矽電阻元件， 其形成在所述半導體襯底上的器件隔離區上；所述方法包括以下步驟 作為對多晶矽膜圖案化的結果，經由柵極絕緣膜，在由所述器件隔離區 在所述半導體襯底上界定的第一導電類型的器件區上形成用以構成所述 第一MOS電晶體的柵電極的第一多晶矽圖案，同時在所述器件隔離區上 形成用以構成所述多晶矽電阻元件的第二多晶矽圖案；將所述第二導電 類型的雜質元素引入到在所述第一多晶矽圖案的第一側的所述器件區 中，並進而引入到所述第二多晶矽圖案中，從而在所述器件區中的所述 第一多晶矽圖案的所述第一側形成所述第二導電類型的源極區，並用所 述雜質元素摻雜所述第二多晶矽圖案；將所述第二導電類型的雜質元素 引入到在所述第一多晶矽圖案的所述第一側和與所述第一側相對的第二 側的所述器件區中，並進而引入到所述第二多晶矽圖案中，從而在所述 第一多晶矽圖案的所述第二側的所述器件區的表面部分中形成漏極擴展 區，其具有的雜質濃度低於所述源極區的雜質濃度，並增加所述第二多晶矽圖案的雜質濃度；在所述第一和第二多晶矽圖案的各側壁表面上形 成側壁絕緣膜；並將所述第二導電類型的雜質元素引入到所述器件區中， 進而引入到所述第二多晶矽圖案中，同時將所述第一多晶矽圖案和在所 述第一多晶矽圖案的所述第一側和所述第二側的所述側壁絕緣膜用作掩 模，從而在所述第一多晶矽圖案的所述第一側和所述第二側的所述側壁 絕緣膜的各外部形成所述第二導電類型的漏極區，並增加所述第二多晶 矽圖案的雜質濃度。根據實施例的再一方案，提供一種半導體存儲器件，包括半導體襯底；第一CMOS反相器，其包括第一和第二 MOS電晶體，所述第一和 第二 MOS電晶體分別具有彼此相反的溝道導電類型，並且在所述半導體 襯底上的第一節點串聯連接；第二 CMOS反相器，其包括第三和第四 MOS電晶體，所述第三和第四MOS電晶體分別具有彼此相反的溝道導 電類型，並且在所述半導體襯底上的第二節點串聯連接，所述第二 CMOS 反相器與所述第一 CMOS反相器一起形成觸發器電路；第一轉移電晶體， 配置在所述半導體襯底上第一位線與所述第一節點之間，所述第一轉移 電晶體具有與字線連接的並通過所述字線上的選擇信號來驅動的第一柵 電極；第二轉移電晶體，配置在所述半導體襯底上第二位線與所述第二 節點之間，所述第二轉移電晶體具有與所述字線連接的並通過所述字線 上的選擇信號來驅動的第二柵電極；所述第一MOS電晶體形成在由器件 隔離區形成於所述半導體襯底上的條形的第一器件區中，所述第一 MOS 電晶體具有橫穿所述第一器件區的第一多晶矽圖案的柵電極；所述第三 MOS電晶體形成在通過所述器件隔離區形成於所述半導體襯底上的條形 的第二器件區中，所述第三MOS電晶體具有橫穿所述第二器件區的第二 多晶矽圖案的柵電極；所述第一多晶矽圖案通過第一通路塞連接至所述 第二器件區的第一端部；所述第二多晶矽圖案通過第二通路塞連接至所 述第一器件區的第一端；第三通路塞在所述第一通路塞關於所述第一多晶 矽圖案的一側的相對側，與所述第一器件區的一部分接觸，作為電源接觸； 第四通路塞在所述第二通路塞關於所述第二多晶矽圖案的相對側，與所述第 二器件區的一部分接觸，作為電源接觸；所述第三通路塞具有的直徑大於所 述第一器件區的寬度；所述第四通路塞具有的直徑大於所述第二器件區的寬度；所述第三通路塞從所述第一器件區的中心線偏移；所述第四通路塞從所 述第二器件區的中心線偏移。根據本發明，即使在構成SRAM的負載電晶體中的電源接觸產生位置偏 移的情況下，也能夠避免源極電阻增加的問題，從而能夠避免出現缺陷。


圖1是示出SRAM的等效電路圖的示圖；圖2A和圖2B是說明根據現有技術的SRAM的結構的示圖；圖3是說明要解決的問題的示圖；圖4A和圖4B是說明要解決的問題的進一步示圖；圖5A-圖5C是說明要解決的問題的進一步示圖；圖6是說明要解決的問題的另一示圖；圖7A和圖7B是說明根據第一實施例的SRAM的結構的示圖；圖8是詳細示出圖7A和圖7B的SRAM結構的橫截面圖；圖9A-圖9H是說明圖8的SRAM的製造過程的示圖；圖IO是說明要解決的問題的示圖；圖11是示出根據第二實施例的SRAM的結構的示圖；圖12是示出根據第二實施例的SRAM的結構的示圖；圖13A-圖13D是示出根據第二實施例的SRAM的結構的示圖；圖14是示出根據第三實施例的SRAM的結構的示圖。
具體實施方式
圖2A示出根據本發明的相關技術、與圖1的等效電路圖對應的 SRAM布局圖。此外，圖2B示出沿圖2A的線A-A'提取的橫截面圖。參照圖2A和圖2B，通過離子注入工藝在矽襯底11的表面上形成n 型阱11N和p型阱IIP，其中可以看出，在n型阱IIN中通過器件隔離 區111以對稱關係形成n型器件區IIA!和11A2。此夕卜，在p型阱IIP中， 通過器件隔離區lll形成p型器件區IIB和IIC。在器件區11Ai和11A2中，分別以p溝道MOS電晶體的形式形成圖 1的負載電晶體LT,和LT2，其中負載電晶體LT,具有穿過(cross)器件區llA,的p型多晶矽柵電極Gp同樣地，負載電晶體LT2具有穿過器件區11A2的p型多晶矽柵電極G2。在位於柵電極Gi—側的n型器件區11Ai的一部分中形成電源接觸 (power contact) VDD。此外，在柵電極G,另一側的n型器件區11A,中 形成通路塞(via-plug) V2，用以將多晶矽柵極G2連接至器件區IIA,。同樣地，在位於柵電極G2—側的n型器件區11A2的一部分中形成 電源接觸VDD，同時可以看出，在柵電極G2另一側的n型器件區11A2 中形成通路塞V4，用以將多晶矽柵極Gi連接至器件區11A2。此外，在位於n型阱11N左側的p型阱IIP中，可以看出，器件隔 離區111界定了 p型器件區IIB，並且在p型器件區11B的寬度增加的 區域中形成具有n型多晶矽柵電極G3的n溝道MOS電晶體，作為驅動 電晶體DT,。此外，在p型器件區11B的寬度窄的一部分中形成具有n 型多晶矽柵電極G4的n溝道MOS電晶體，作為轉移電晶體TF,。類似地，在位於n型阱11N右側的p型阱IIP中，可以看出，器件 隔離區111界定了 p型器件區IIC，並且在p型器件區11C的寬度增加 的區域中形成具有n型多晶矽柵電極G5的n溝道MOS電晶體，作為驅 動電晶體DT2。此外，在p型器件區11C的寬度窄的一部分中形成具有n 型多晶矽柵電極G6的n溝道MOS電晶體，作為轉移電晶體TF2。此外，在柵電極&和G4之間的一部分器件區11B中形成通路接觸 (via-contact) VP其中通路接觸Vi通過局部互連圖案(未示出)的方式連接至通路接觸V2。類似地，在柵電極Gs和G6之間的一部分器件區11C中形成通路接觸V3，其中通路接觸V3通過局部互連圖案(未示出) 的方式連接至通路接觸V4。這裡，通路接觸V!和V2構成圖1的節點Nn 而通路接觸V3和V4構成節點N2。此外，在通路接觸V,關於柵電極G2的相對側的一部分p型器件區 11B中形成地接觸(ground contact)，並且在通路接觸V！關於柵電極 G4的相對側的一部分p型器件區11B中形成與位線BL連接的通路接觸 V5。類似地，在通路接觸V3關於柵電極Gs的相對側的一部分p型器件 區11C中形成地接觸Vss，並且在通路接觸V3關於柵電極G6的相對側的 一部分p型器件區11C中形成與位線^Z連接的通路接觸V6。此外，根據圖2的布局，跨越n型器件區IIA!形成一不同存儲單元的柵電極G7。同時，本發明的發明人根據對這種結構SRAM的單比特位缺陷部分 中的負載電晶體特性的分析結果，獲得了圖3中所示的有趣的結果。參照圖3，水平軸表示柵極電壓，垂直軸表示漏極電流，其中可以看 出，通過標號2指示的實驗可獲得較大漏極電流，而對於相同柵極電壓， 通過標號1指示的實驗會使得漏極電流減少。這裡，根據標號1指示的實驗表示如圖4A所示的情況，其中將電源 電壓VDD施加在構成負載電晶體的p溝道MOS電晶體的源極側，同時使 漏極側接地。另一方面，根據標號2指示的實驗表示如圖4B所示的情況， 其中將電源電壓VDD施加在相同p溝道MO S電晶體的漏極側，同時使源 極側接地。在標號1指示的圖3的實驗中獲得較小的漏極電流，並且在 標號2指示的實驗中獲得較大的漏極電流，這一事實表示在如圖4A和圖 4B所示的負載電晶體的源極側存在電阻R。在圖4A的情況下，在施加有電源電壓VDD的源極側所存在的電阻R使得有效地在源極和漏極上所施加的電壓Vcs降低，同時這種情況會導致電晶體的不完全傳導。另一 方面，在圖4B的情況下，在源極側不存在這種電阻，並且也不會由於電 阻R而使得源極一柵極電壓出現電壓下降。在等效電路圖中，可認為這種電阻R形成在附圖中由虛線所環繞的部分中。圖5A示出對於圖2中由虛線圍繞部分的圖2的SRAM的平面圖， 而圖5B示出沿圖5A的線A-A'提取的橫截面圖。此外，圖5C示出沿圖 5A的線B-B'提取的橫截面圖。此外，圖6為以放大比例示出圖5B中由 虛線圍繞的部分的示意圖。參照圖5A，可以看出，n型擴散區IIA,被器件隔離區lll界定在矽 襯底11上，並且柵電極G,和GJ誇越n型器件區11Ai延伸。此外，在 柵電極G,和G7之間形成電源接觸VDD。此外，以連接柵電極G2和n溝 道區IIA,的方式形成通路接觸V2。如圖5B的橫截面圖所示，以均被摻雜成n型的多晶矽圖案13A、13B 和13C的形式分別形成柵電極Gi、 G2和G7，其中柵電極G,、 G2和G7的每一個在各自的側壁表面上承載側壁絕緣膜SW，典型為二氧化矽膜。在圖5B的橫截面圖中，經由柵極絕緣膜12A和12C在n型器件區 IIA,上形成多晶矽圖案13A和13C，同時在器件隔離絕緣膜111上形成 多晶矽圖案13B。在器件區11Ai中，在柵電極圖案13A的一側形成p型源極延伸擴散 區lla，並且在柵電極圖案13A的另一側的器件區11A!中形成p型漏極 延伸擴散區llb。類似地，在柵電極圖案13C的一側形成p型源極延伸 擴散區llc，並且在柵電極圖案13C的另一側的器件區11A,中形成p型 漏極延伸擴散區lld。此外，在n型器件區11A〗中，在柵電極圖案13A和13C之間的部分 中形成p+型擴散區lle，以使其位於側壁絕緣膜SW的各外側，作為具 有柵電極G,和G7的各負載電晶體的源極區。此外，在n型器件區ll A,中，在源極區lie關於柵電極圖案13A 的相對側形成類似p+型擴散區的漏極區llf，以使其位於側壁絕緣膜SW 和器件隔離絕緣膜lll之間。此外，在多晶矽柵電極圖案13A-13C的各表面上形成矽化層 14A-14C，並且在源極區lle和漏極區llf的各表面上形成矽化層14e和 14f。此外，包括矽化層14A-14C和側壁絕緣膜SW的多晶矽柵電極圖案 13A-13C覆蓋有在矽襯底11上形成的層間絕緣膜15，並且構成通路接觸 Vdd的通路塞15A通過矽化層14e與源極區lle接觸。此外，構成通路 接觸V2的通路塞15B通過矽化層14f與漏極區llf接觸。因此，應注意 的是，要去除多晶矽柵電極圖案13A側面的多晶矽柵電極13B的側壁絕 緣膜SW，由此，通路塞15B執行將多晶矽柵電極圖案14B電連接至漏 極區llf的功能。此外，參照圖5C，需要注意的是，由於本發明的SRAM非常小型化， 所以在觀看沿著圖5A的線B-B'提取的橫截面圖時，通路塞15A所具有 的直徑大於器件區11A,的寬度。現在，在各預定或標定位置形成通路塞15A和15B的情況下，通路 塞15A和15B分別通過矽化層14e和14f與源極區lle和llf產生電接觸。結果，源極電流有效地從通路塞15A通過矽化層lle注入到源極區 lie中。另一方面，在如圖5B中實線所示的在通路塞15A和15B中產生 位置偏移的情況下，所關心的是，如圖5B中小圓所示的通路塞15A可 以直接與p型擴散區lla接觸。圖6以放大比例示出圖5B中在通路塞15A附近的部分。參照圖6，可以看出，通路塞15A具有侵入到p型擴散區lla中的 尖端，結果導致限制了從p+型源極區lle到p型源極擴展區lla、進而 到達在多晶矽柵電極圖案13A正下方的溝道區的載流子路徑。通路塞15A 通常由金屬構成，例如W(鎢)，其中其表面被例如Ta或Ti的金屬或 例如TiN的導電型氮化物覆蓋。因此，從通路塞15A的表面延伸至p—型 源極區lla內部的耗盡層進一步限制了載流子路徑。可以確信的是，這 是參照圖3及圖4A和圖4B所解釋的源極電阻的成因。例如，當這種源極電阻出現在構成圖1中虛線所示位置處的SRAM 的一個負載電晶體中時，在SRAM運行時會產生不穩定性，同時這會導致 形成缺陷存儲單元。可使用所謂自對準接觸的技術來避免這種通路塞未對準的問題，這種技 術使用對用以形成與通路塞15A對應的通孔的蝕刻具有抵抗力的材料來形 成側壁絕緣膜SW。然而，在具有圖2的布局的SRAM的情況下，需要去除 如圖5B所示的多晶矽柵電極G2的多個側壁絕緣膜中的一個，因此難以使用 具有蝕刻抵抗力的材料來構成側壁絕緣膜。第一方面，本發明提供一種半導體存儲器件，包括半導體襯底；第 -一 CMOS反相器，其包括第一和第二 MOS電晶體，所述第一和第二 MOS 電晶體分別具有彼此不同的溝道導電類型，並且在所述半導體襯底上的 第一節點串聯連接；第二CMOS反相器，其包括第三和第四MOS晶體 管，所述第三和第四MOS電晶體分別具有彼此不同的溝道導電類型，並 且在所述半導體襯底上的第二節點串聯連接，所述第二 CMOS反相器與 所述第一CMOS反相器一起形成觸發器電路；第一轉移電晶體，配置在 所述半導體襯底上第一位線與所述第一節點之間，所述第一轉移電晶體 具有與字線連接的並通過所述字線上的選擇信號來驅動的第一柵電極； 第二轉移電晶體，配置在所述半導體襯底上第二位線與所述第二節點之間，所述第二轉移電晶體具有與所述字線連接的並通過所述字線上的選 擇信號來驅動的第二柵電極；多晶矽電阻元件，其形成在所述半導體襯底上的器件隔離區上；所述第一和第三MOS電晶體的每一個形成在由所述 器件隔離區界定在所述半導體襯底中的第一導電類型的器件區中；所述第一 和第三MOS電晶體的每一個包括多晶矽柵電極，經由柵極絕緣膜形成在 所述半導體襯底上，並在其各自的側壁表面承載有柵極側壁絕緣膜；第二導 電類型源極區，形成在所述半導體襯底中的所述多晶矽柵電極的第一側，使 得所述第二導電類型源極區的端部侵入到所述多晶矽柵電極正下方的一部 分所述半導體襯底中；第二導電類型漏極擴展區，形成在所述半導體襯底的 表面部分中的與所述多晶矽柵電極的所述第一側相對的第二側，使得所述第 二導電類型漏極擴展區的端部侵入到所述多晶矽柵電極正下方的一部分所 述半導體襯底中；以及第二導電類型漏極區，與所述漏極擴展區重疊地形成 在所述半導體襯底中的所述第二側的所述柵極側壁絕緣膜的外側，其中所述 漏極區的深度大於所述第二導電類型漏極擴展區的深度；其中所述源極區形 成為比所述漏極擴展區更深，所述多晶矽柵電極具有的膜厚度等於所述多晶 矽電阻元件的膜厚度，所述源極區和所述多晶矽電阻元件摻雜有相同的摻雜 物元素。另一方面，本發明提供一種半導體存儲器件的製造方法，所述半導體 存儲器件包括第一 CMOS反相器，其包括第一和第二 MOS電晶體， 所述第一和第二MOS電晶體分別具有彼此相反的溝道導電類型，並且在 半導體襯底上的第一節點串聯連接；第二CMOS反相器，其包括第三和 第四MOS電晶體，所述第三和第四MOS電晶體分別具有彼此相反的溝 道導電類型，並且在所述半導體襯底上的第二節點串聯連接，所述第二 CMOS反相器與所述第一 CMOS反相器一起形成觸發器電路；第一轉移 電晶體，配置在所述半導體襯底上第一位線與所述第一節點之間，所述 第一轉移電晶體具有與字線連接的並通過所述字線上的選擇信號來驅動 的第一柵電極；第二轉移電晶體，配置在所述半導體襯底上第二位線與 所述第二節點之間，所述第二轉移電晶體具有與所述字線連接的並通過 所述字線上的選擇信號來驅動的第二柵電極；以及多晶矽電阻元件，其 形成在所述半導體襯底上的器件隔離區上；所述方法包括以下步驟作為對多晶矽膜圖案化的結果，經由柵極絕緣膜，在由所述器件隔離區在 所述半導體襯底上界定的第一導電類型的器件區上形成用以構成所述第 一MOS電晶體的柵電極的第一多晶矽圖案，同時在所述器件隔離區上形成用以構成所述多晶矽電阻元件的第二多晶矽圖案；將所述第二導電類型的雜質元素引入到在所述第一多晶矽圖案的第一側的所述器件區中， 並進而引入到所述第二多晶矽圖案中，從而在所述器件區中的所述第一 多晶矽圖案的所述第一側形成所述第二導電類型的源極區，並用所述雜質元素摻雜所述第二多晶矽圖案；將所述第二導電類型的雜質元素引入 到在所述第一多晶矽圖案的所述第一側和與所述第一側相對的第二側的 所述器件區中，並進而引入到所述第二多晶矽圖案中，從而在所述第一 多晶矽圖案的所述第二側的所述器件區的表面部分中形成漏極擴展區， 其具有的雜質濃度低於所述源極區的雜質濃度，並增加所述第二多晶矽 圖案的雜質濃度；在所述第一和第二多晶矽圖案的各側壁表面上形成側 壁絕緣膜；並將所述第二導電類型的雜質元素引入到所述器件區中，進 而引入到所述第二多晶矽圖案中，同時將所述第一多晶矽圖案和在所述 第一多晶矽圖案的所述第一側和所述第二側的所述側壁絕緣膜用作掩 模，從而在所述第一多晶矽圖案的所述第一側和所述第二側的所述側壁 絕緣膜的各外部形成所述第二導電類型的漏極區，並增加所述第二多晶 矽圖案的雜質濃度。再一方面，本發明提供一種半導體存儲器件，包括半導體襯底；第 一 CMOS反相器，其包括第一和第二 MOS電晶體，所述第一和第二 MOS 電晶體分別具有彼此相反的溝道導電類型，並且在所述半導體襯底上的 第一節點串聯連接；第二 CMOS反相器，其包括第三和第四MOS晶體 管，所述第三和第四MOS電晶體分別具有彼此相反的溝道導電類型，並 且在所述半導體襯底上的第二節點串聯連接，所述第二 CMOS反相器與 所述第一CMOS反相器一起形成觸發器電路；第一轉移電晶體，配置在 所述半導體襯底上第一位線與所述第一節點之間，所述第一轉移電晶體 具有與字線連接的並通過所述字線上的選擇信號來驅動的第一柵電極； 第二轉移電晶體，配置在所述半導體襯底上第二位線與所述第二節點之 間，所述第二轉移電晶體具有與所述字線連接的並通過所述字線上的選擇信號來驅動的第二柵電極；所述第一MOS電晶體形成在由器件隔離區 形成於所述半導體襯底上的條形的第一器件區中，所述第一MOS電晶體 具有橫穿所述第一器件區的第一多晶矽圖案的柵電極；所述第三MOS晶 體管形成在通過所述器件隔離區形成於所述半導體襯底上的條形的第二 器件區中，所述第三MOS電晶體具有橫穿所述第二器件區的第二多晶矽 圖案的柵電極；所述第一多晶矽圖案通過第一通路塞連接至所述第二器 件區的第一端部；所述第二多晶矽圖案通過第二通路塞連接至所述第一 器件區的第一端；第三通路塞在所述第一通路塞關於所述第一多晶矽圖案的 一側的相對側，與所述第一器件區的一部分接觸，作為電源接觸；第四通路 塞在所述第二通路塞關於所述第二多晶矽圖案的相對側，與所述第二器件區 的一部分接觸，作為電源接觸；所述第三通路塞具有的直徑大於所述第一器 件區的寬度；所述第四通路塞具有的直徑大於所述第二器件區的寬度；所述 第三通路塞從所述第一器件區的中心線偏移；所述第四通路塞從所述第二器 件區的中心線偏移。根據本發明，即使在構成SRAM的負載電晶體中的電源接觸產生位置偏 移的情況下，也能夠避免源極電阻增加的問題，從而能夠避免出現缺陷。第一實施例圖7A示出根據第一實施例的SRAM20的布局。此外，圖7B示出沿圖 7A的線A-A'提取的橫截面圖。參照圖7A和圖7B，在矽襯底21上形成SRAM20，並且其具有形成與 圖1所示電路圖相同的等效電路圖的結構。更具體地，通過離子注入工藝在矽襯底21的表面上形成n型阱21N 和p型阱21P，其中在n型阱21N中通過器件隔離區211以點對稱關係 形成n型器件區21A,和21A2。此外，在p型阱21P中，通過器件隔離區 211形成p型器件區21B和21C。在器件區21A,和21A2中，分別以p溝道MOS電晶體的形式形成圖 1的負載電晶體LT^和LT2，其中負載電晶體LTi具有穿過器件區21Aj 的p型多晶矽柵電極Gp而負載電晶體LT2具有橫穿器件區21A2的p型多晶矽柵電極G2。在位於柵電極G,—側的n型器件區的一部分中形成電源接觸VDD，同時可以看出，在柵電極G,另一側的n型器件區21A,中形成通路 塞V2，用以將多晶矽柵極G2連接至器件區21Ap同樣地，在位於柵電極G2—側的n型器件區21A2的一部分中形成 電源接觸VDD，同時可以看出，在柵電極G2另一側的n型器件區21A2 中形成通路塞V4，用以將多晶矽柵極G,連接至器件區21A2。此外，在位於n型阱21N左側的p型阱21P中，可以看出，器件隔 離區211界定了 p型器件區21B，並且在p型器件區21B的寬度增加的 區域中形成具有n型多晶矽柵電極G3的n溝道MOS電晶體，作為驅動 電晶體DT"此外，在p型器件區21B的寬度窄的一部分中形成具有n 型多晶矽柵電極G4的n溝道MOS電晶體，作為轉移電晶體TFj。類似地，在位於n型阱21N右側的p型阱21P中，可以看出，器件 隔離區211界定了 p型器件區21C，並且在p型器件區21C的寬度增加 的區域中形成具有n型多晶矽柵電極Gs的n溝道MOS電晶體，作為驅 動電晶體DT2。此外，在p型器件區21C的寬度窄的一部分中形成具有n 型多晶矽柵電極G6的n溝道MOS電晶體，作為轉移電晶體TF2。此外，在柵電極&和G4之間的一部分器件區21B中形成通路接觸 V,，其中通路接觸Vi通過局部互連圖案(未示出)的方式連接至通路接 觸V2。類似地，在柵電極Gs和G6之間的一部分器件區21C中形成通路 接觸V3，其中通路接觸V3通過局部互連圖案(未示出)的方式連接至通 路接觸V4。這裡，通路接觸Vi和V2構成圖1的節點Np而通路接觸 V3和V4構成節點N2。此外，在通路接觸V2關於柵電極G2的相對側的一部分p型器件區 21B中形成地接觸，並且在通路接觸V!關於柵電極G4的相對側的一部分 p型器件區21B中形成與位線BL連接的通路接觸V5。類似地，在通路 接觸V3關於柵電極Gs的相對側的一部分p型器件區21C中形成地接觸 Vss，並且在通路接觸V3關於柵電極G6的相對側的一部分p型器件區21C 中形成與位線瓦連接的通路接觸V6。此外，根據圖7A的布局，跨越n型器件區21A,形成另一存儲單元 的柵電極G7，並且在同一矽襯底21的不同部分中的器件隔離結構211 上進一步形成多晶矽圖案的電阻元件R。可以看出，電阻元件R形成有通路接觸Vw和VR2。圖8示出沿線B-B'提取的橫截面圖。參照圖8，以均被摻雜成n型的多晶矽圖案23A、 23B和23C的形式 分別形成柵電極G,、 02和07，其中柵電極G,、 G2和G7的每一個在各自 的側壁表面上承載側壁絕緣膜SW，典型為二氧化矽膜。在圖8的橫截面圖中，經由柵極絕緣膜22A和22C在n型器件區21 A, 上形成多晶矽圖案23A和23C，同時在器件隔離絕緣膜211上形成多晶 矽圖案23B。根據本實施例的SRAM20，在柵電極圖案23A—側的器件區21A,中 形成p+型擴散區21a作為源極區，並且在另一側形成p型擴散區21b作 為漏極擴展區。類似地，在柵電極圖案23C—側的器件區21A,中形成p 型擴散區21c作為漏極擴展區，在另一側形成p+型擴散區21a作為共同源極區。此外，在n型器件區21A,中，在源極區21a關於柵電極圖案23A的 相對側，在側壁絕緣膜SW和器件隔離絕緣膜211之間的位置形成p+型 擴散區的漏極區21d。此外，在多晶矽柵電極圖案23A-23C的各表面上形成矽化層 24A-24C，並且在源極區21a和漏極區21d的各表面上形成矽化層24a和 24d。在矽襯底21上，形成層間絕緣膜25，以覆蓋包含有矽化層24A-24C和 側壁絕緣膜SW的多晶矽柵電極圖案23A-23C，其中使用構成通路接觸VDD 的通路塞25A與源極區21a對應地(in correspondence to)形成層間絕緣膜 25，以使通路塞25A經由矽化層24a與其接觸。類似地，使用構成通路接觸 V2的通路塞25B與漏極區21d對應地形成層間絕緣膜25，以使通路塞25B 經由矽化層24d與其接觸。因此，應注意的是，要去除在多晶矽柵電極圖 案23A的側面的多晶矽柵電極23B的側壁絕緣膜SW，由此，通路塞25B 執行將多晶矽柵電極圖案23B電連接至漏極區21d的功能。此外，根據圖8的SRAM20，在同一矽襯底21上的同一器件隔離區211 的另一部分上形成多晶矽圖案23D作為多晶矽電阻元件R，並且層間絕緣膜 25形成有通路塞25E和25F，從而通過各矽化層24e和24f與多晶矽圖案23D接觸。應注意的是，對於多晶矽柵極圖案23A-23C同時形成多晶矽圖案23D， 並且多晶矽圖案23D類似地形成有側壁絕緣膜SW。此外，根據所示實例， 可以看出在多晶矽圖案23D上剩下電介質圖案25d，其在形成矽化層24e和 24f時用作掩模。根據本實施例，作為對相同多晶矽膜圖案化的結果，對於多晶矽柵電極 圖案23A-23C同時形成構成電阻元件R的多晶矽圖案23D，因此，多晶矽圖 案23D相對於多晶矽柵電極圖案23A-23D的每一個具有相同的膜厚度，因 此具有相同的高度。此外，通過相同的雜質元素將多晶矽圖案23D摻雜成相 同的濃度水平，就像多晶矽柵電極圖案23A-23D那樣。接下來，將參照圖9A-圖9H來說明圖8的SRAM20的製造過程。 參照圖9A，作為對多晶矽膜(未示出)圖案化的結果，在矽襯底21上 形成多晶矽圖案23A-23D，從而通過柵極絕緣膜22A和22C在器件區 上分別形成多晶矽圖案23A和23C，從而在界定器件區21A！的器件隔離絕 緣膜21I上形成多晶矽圖案23B和23D。在以下描述中，在器件隔離絕緣膜 211上承載有用以形成電阻元件R的多晶矽圖案23D，在其上還承載有多晶 矽圖案23B。接下來，在圖9B的步驟中，器件區21Ai覆蓋有抗蝕劑圖案R，但不包 括位於多晶矽圖案23A和多晶矽圖案23B之間的部分，並且通過劑量為4.0 X10"cm^在8keV的加速電壓下進行的離子注入工藝，將B +離子注入到 器件區21A,的沒有覆蓋抗蝕劑圖案R的部分中。結果，在多晶矽圖案23A 和23C之間的器件區21A,中形成p+型擴散區21a。此時，根據圖9B的步驟， 在器件隔離絕緣膜211上的多晶矽圖案21A-21C和多晶矽圖案23D用B摻 雜，以形成p+型。接下來，在圖9C的步驟中，去除抗蝕劑圖案R，將B +的離子注入引 入器件區21A,中，同時使用多晶矽圖案23A和23C作為掩模。由此，在器 件區21 Ai上在多晶矽圖案23A和23C的遠離源極區21a的各側形成p型漏 極擴展區21b和21c。同時，在源極區21a的與其重疊的表面部分中形成類 似的注入區21b'。此外，在圖9C的離子注入工藝中，在相同的條件下對多晶矽圖案 23A-23C執行相同的B的離子注入。接下來，在圖9D的步驟中，通過CVD工藝在圖9C的結構上沉積絕緣 膜(未示出)，接下來通過大概垂直於襯底表面工作的各向異性蝕刻工藝進 行回蝕處理。然後，在多晶矽圖案23A-23D的各側壁表面上形成側壁絕緣膜 SW。此外，在圖9E的接下來步驟中，通過離子注入工藝對器件區21A,引 入B + ，同時使用多晶矽圖案21A和21C作為掩模。然後，在側壁絕緣膜 SW的外部，在多晶矽圖案23A和承載多晶矽圖案23B的器件隔離絕緣膜211 之間形成p+型漏極區21d。此外，向p+型源極區21a的內部進行類似的B離 子注入，並且與p+型源極區21a重疊形成p+型離子注入區21d'。
此外，在圖9E的步驟中，在相同的條件下對多晶矽圖案23A-23D執行 B離子注入。
接下來，在圖9F的步驟中，通過矽化工藝在圖9E結構的暴露矽表面上 形成矽化層，結果，分別在多晶矽圖案23A-23C上形成矽化層24A-24C。此 外，在源極區21a和漏極區21d上形成矽化層21a和24d。此外，在構成電 阻元件R的多晶矽圖案23D中，通過電介質圖案25d以彼此分離的方式形成 兩個矽化形成區，並且在這種矽化形成區上形成矽化層24e和24f。
此外，根據圖9G的步驟，在層間絕緣膜25中形成通孔，用以暴露出矽 化層24a和24d，並且通過用通路塞25A和25B填充通孔來獲得參照圖1所 說明的等效電路的SRAM20。
此外，根據圖9G的步驟，在層間絕緣膜25中形成通孔，用以暴露出多 晶矽圖案23D的矽化層24e和24f，並且通過用通路塞25D和25E填充通孔 來同時形成多晶矽圖案23D的電阻元件R。
而圖9G示出在通路塞25A和25B中不存在位置偏移的狀態，甚至如圖 9H所示在通路塞25A和25B沿著至多晶矽圖案23A和23B的方向移位的情 況下，通路塞25A保持與高濃度擴散區21a的接觸，並且在將多晶矽圖案 23A用作柵電極的負載電晶體中不會增加源極電阻。因此，不存在如參照圖 3先前所述電晶體特性改變的問題。
此外，根據本實施例，高濃度擴散區21a的形成同時可形成多晶矽電阻 元件，所以不存在製造工藝步驟增加或製造成本增加的問題。
第二實施例
同時，由於缺少位置對準的餘量，隨後由於SRAM的過分小型化，從而如參照圖5C所述使得器件區11Ai的寬度目前小於通路塞的直徑，所以會出現由參照圖5B所述的通路塞15A的位置偏移引起的負載電晶體的特性改變的問題。因此，有人嘗試如圖IO所示進行解決，以擴大在通路接觸VDD附近的器件區IIA,或11A2的寬度。這裡，圖10是從圖2的布局圖提取包含有 器件區11Ai和11A2的n阱部分的示圖。然而，在實踐中不能使用這種結構。如圖10所示，根據這種結構，n型 器件區IIA,太接近於相鄰的p型阱。考慮到對接觸VDD施加電源電壓，存 在SRAM發生故障的實質風險。另一方面，圖11是示出根據第二實施例的SRAM布局圖的示圖。在圖 11中，先前描述的這些部件通過相同的標號表示，並且省略對其的描述。參照圖11，應注意的是，本實施例不增加與通路接觸VDD對應的器件區IIA!和11A2的寬度，就像圖10的布局圖一樣，但是在一個方向上移動了通 路接觸VDD。根據這種結構，即使在通路接觸VDD被移動並接近於柵電極G,或G2，並且從通路接觸VDD流到負載電晶體的溝道的載流子被阻止的情況下，如圖11的x所示，考慮到載流子可沿著即使在這種情況下也不會被阻止的路徑流動的事實，從而能夠避免由於先前所述源極電阻增加導致的電晶體特性降低的問題。此外，由於在n型器件區11Ai和相鄰p型阱之間保證足夠的距離， 所以不會出現擊穿電壓降低的問題。在圖11中，應注意的是，在空白處所 示的器件區11Ai和11A2的暴露部分實際上覆蓋有矽化層。 圖12以平面圖示出圖11的器件區11Aj。參照圖12，與柵電極G7對應的多晶矽圖案13C、與柵電極G,對應的 多晶矽圖案13A和與柵電極G2對應的多晶矽圖案13B分別在上面承載有側 壁絕緣膜SW，並且在器件區11Ai上延伸，其中可以看出，構成通路接觸 Vdd的通路塞15A形成在多晶矽圖案13A和13C之間，從而通路塞15A位 於一對側壁絕緣膜SW之間。此外，在面對多晶體圖案14A的多晶矽圖案 13B的側面局部去除側壁絕緣膜SW，並且構成通路接觸V2的通路塞15B將 多晶矽圖案13B連接至器件區11A1Q在圖12中，同樣地，由空白處所示的器件區IIA,的暴露部分覆蓋有矽 化膜，例如CoSi2或NiSi。圖13A是提取圖12中在通路接觸Vdd附近的部分、因此是接觸塞15A 的平面圖，圖13B是如圖13A所示沿線bxl-bxl'提取的截面圖，圖13C是 圖13A中沿線bx2-bx2'提取的截面圖，圖13D是圖13A中沿線byl-byl'提
取的截面圖。
參照圖13A-圖13C，可以看出，在沿線bx2-bx2'提取的圖13C的截面圖 中，形成與圖5B類似的結構，因此對於具有多晶矽柵電極13A的負載晶體 管產生源極電阻的增加，這是由於如圖13C的X所示限制了向溝道區注入載 流子的路徑。另一方面，根據沿線bxl-bxl'提取的截面圖，可以看出，通路 塞15A從橫截面的平面偏移，並且有效地將載流子注入到溝道區，進而從源 極區lle注入到柵電極圖案14C正下方的溝道區。
在本實施例中，同樣，如圖13D的截面圖所示，通路塞15A具有的 直徑W,大於器件區IIA!的寬度W2 (Wi>W2)。例如，通路塞15A在 其底部端部具有的直徑為大約100nm，而器件區IIA,具有的寬度僅為大 約70nm。即使在這種情況下，通過使得通路塞15A在其中心線c2相對 於器件區11A，的中心線d移動25nm (圖12中5 = 25nm)，能夠保證圍 繞通路塞15A的載流子路徑具有大約10nm的寬度。
在本實施例中，同樣，圖11和圖12中的器件區IIA,和11A2的部 分覆蓋有矽化膜，除了由通路接觸Vdd和V2的通路塞15A和15B或者 由構成柵電極G,、 02和07的多晶矽圖案13A-13C覆蓋的部分，其中所 述柵電極G,、 G2和G7包含有其側壁絕緣膜SW。
而如圖11所示，本實施例使得通路接觸vdd移動至n型阱11N和p 型阱IIP之間的阱邊緣WB的側面，也能夠在遠離阱邊緣WB的方向上 移動通路接觸VDD。
第三實施例
圖14是示出根據第三實施例的SRAM的布局圖的示圖。在圖14中， 先前描述的這些部件通過相同的標號表示，並且省略對其的描述。
參照圖14，本實施例在與圖11的布局類似的一個方向上移動其中一個 通路接觸VDD，並且在遠離鄰近的p型阱的方向上形成通路接觸VDD的部分 擴展器件區11A1的寬度。
根據這種結構，即使在通路接觸vdd被移動並接近於柵電極G！或G2，並且從通路接觸vdd流到負載電晶體的溝道的載流子被阻止的情況下，如圖 11的x所示，考慮到載流子可沿著即使在這種情況下也未被阻擋的路徑流動 的事實，從而能夠避免由於先前所述源極電阻增加導致的電晶體特性降低的問題。此外，由於在n型器件區11Ai和相鄰p型阱之間保證足夠的距離，所以不會出現擊穿電壓降低的問題。從而，考慮到器件區11A,的寬度在如圖14中的點劃線所示遠離阱邊緣WB的方向上擴展的事實，所以不會出現擊穿電壓降低的問題。在本實施例中，同樣，通路塞15A具有的直徑W!大於器件區11A, 的寬度W2(W戶W》，然而，通過使得器件區11A!的寬度擴展大約40nm 並且使得通路塞15A的中心線c2相對於器件區11A,的中心線c,移動 25nm，來保證圍繞通路塞15A的載流子路徑具有大約30nm的寬度。在本實施例中，同樣，圖14中的器件區IIA,和11A2的部分覆蓋有 矽化膜，除了由通路接觸Vdd和V2的通路塞15A和15B或者由構成柵 電極G,、 02和G7的多晶矽圖案13A-13C覆蓋的部分，其中所述柵電極G2和G7包含有其側壁絕緣膜SW。因此，根據第二和第三實施例，通過保證通路接觸Vdd周國的裁流 子的圍繞路徑，能成功避免與接觸的移動相關的源極電阻增加的問題。 從而，應注意的是，當圍繞路徑設置有10-30nm的寬度時，能達到足夠 的效果。在每一上述實施例中，p型和n型的導電類型可以顛倒。 在沒有指定時，可將CoSi2或NiSi用於矽化層。
權利要求
1.一種半導體存儲器件，包括半導體襯底；第一CMOS反相器，其包括第一和第二MOS電晶體，所述第一和第二MOS電晶體分別具有彼此不同的溝道導電類型，並且在所述半導體襯底上的第一節點串聯連接；第二CMOS反相器，其包括第三和第四MOS電晶體，所述第三和第四MOS電晶體分別具有彼此不同的溝道導電類型，並且在所述半導體襯底上的第二節點串聯連接，所述第二CMOS反相器與所述第一CMOS反相器一起形成觸發器電路；第一轉移電晶體，配置在所述半導體襯底上第一位線與所述第一節點之間，所述第一轉移電晶體具有與字線連接的並通過所述字線上的選擇信號來驅動的第一柵電極；第二轉移電晶體，配置在所述半導體襯底上第二位線與所述第二節點之間，所述第二轉移電晶體具有與所述字線連接的並通過所述字線上的選擇信號來驅動的第二柵電極；多晶矽電阻元件，其形成在所述半導體襯底上的器件隔離區上；所述第一和第三MOS電晶體的每一個形成在由所述器件隔離區界定在所述半導體襯底中的第一導電類型的器件區中；所述第一和第三MOS電晶體的每一個包括多晶矽柵電極，經由柵極絕緣膜形成在所述半導體襯底上，並在其各自的側壁表面承載有柵極側壁絕緣膜；第二導電類型源極區，形成在所述半導體襯底中的所述多晶矽柵電極的第一側，使得所述第二導電類型源極區的端部侵入到所述多晶矽柵電極正下方的一部分所述半導體襯底中；第二導電類型漏極擴展區，形成在所述半導體襯底的表面部分中的與所述多晶矽柵電極的所述第一側相對的第二側，使得所述第二導電類型漏極擴展區的端部侵入到所述多晶矽柵電極正下方的一部分所述半導體襯底中；以及第二導電類型漏極區，與所述漏極擴展區重疊地形成在所述半導體襯底中的所述第二側的所述柵極側壁絕緣膜的外側，其中所述漏極區的深度大於所述第二導電類型漏極擴展區的深度；其中所述源極區形成為比所述漏極擴展區更深，所述多晶矽柵電極具有的膜厚度等於所述多晶矽電阻元件的膜厚度，所述源極區和所述多晶矽電阻元件摻雜有相同的摻雜物元素。
2. 如權利要求1所述的半導體存儲器件，其中所述源極區具有的雜質濃度水平大於所述漏極擴展區的雜質濃度水平。
3. 如權利要求1或2所述的半導體存儲器件，其中所述源極區形成 的深度大於所述漏極擴展區和所述漏極區中任一個的深度。
4. 如權利要求1-3中任一權利要求所述的半導體存儲器件，其中延 伸有多晶矽圖案，其構成在所述器件隔離區上與所述漏極區緊密鄰近的 所述第一和第三MOS電晶體中的另一個的柵電極，第一通路塞經由第一 矽化層與所述源極區接觸，第二通路塞經由第二矽化層與所述漏極區接 觸，第三和第四通路塞分別經由第三和第四矽化層與所述多晶矽電阻元 件的第一和第二區接觸，其中所述第二通路塞經由第五矽化層與所述多 晶矽圖案的上表面接觸，進而在面向所述多晶矽柵電極的側面與所述多 晶矽圖案的側壁表面接觸。
5. —種半導體存儲器件的製造方法，所述半導體存儲器件包括第 一 CMOS反相器，其包括第一和第二 MOS電晶體，所述第一和第二 MOS 電晶體分別具有彼此相反的溝道導電類型，並且在半導體襯底上的第一 節點串聯連接；第二CMOS反相器，其包括第三和第四MOS電晶體， 所述第三和第四MOS電晶體分別具有彼此相反的溝道導電類型，並且在 所述半導體襯底上的第二節點串聯連接，所述第二 CMOS反相器與所述 第一CMOS反相器一起形成觸發器電路；第一轉移電晶體，配置在所述 半導體襯底上第一位線與所述第一節點之間，所述第一轉移電晶體具有 與字線連接的並通過所述字線上的選擇信號來驅動的第一柵電極；第二 轉移電晶體，配置在所述半導體襯底上第二位線與所述第二節點之間， 所述第二轉移電晶體具有與所述字線連接的並通過所述字線上的選擇信 號來驅動的第二柵電極；以及多晶矽電阻元件，其形成在所述半導體襯 底上的器件隔離區上；所述方法包括以下步驟作為對多晶矽膜圖案化的結果，經由柵極絕緣膜，在由所述器件隔 離區在所述半導體襯底上界定的第一導電類型的器件區上形成用以構成所述第一MOS電晶體的柵電極的第一多晶矽圖案，同時在所述器件隔離 區上形成用以構成所述多晶矽電阻元件的第二多晶矽圖案；將所述第二導電類型的雜質元素引入到在所述第一多晶矽圖案的第 一側的所述器件區中，並進而引入到所述第二多晶矽圖案中，從而在所 述器件區中的所述第一多晶矽圖案的所述第一側形成所述第二導電類型 的源極區，並用所述雜質元素摻雜所述第二多晶矽圖案；將所述第二導電類型的雜質元素引入到在所述第一多晶矽圖案的所 述第一側和與所述第一側相對的第二側的所述器件區中，並進而引入到 所述第二多晶矽圖案中，從而在所述第一多晶矽圖案的所述第二側的所 述器件區的表面部分中形成漏極擴展區，其具有的雜質濃度低於所述源 極區的雜質濃度，並增加所述第二多晶矽圖案的雜質濃度；在所述第一和第二多晶矽圖案的各側壁表面上形成側壁絕緣膜；並 將所述第二導電類型的雜質元素引入到所述器件區中，進而引入到所述 第二多晶矽圖案中，同時將所述第一多晶矽圖案和在所述第一多晶矽圖 案的所述第一側和所述第二側的所述側壁絕緣膜用作掩模，從而在所述 第一多晶矽圖案的所述第一側和所述第二側的所述側壁絕緣膜的各外部 形成所述第二導電類型的漏極區，並增加所述第二多晶矽圖案的雜質濃 度。
6. 如權利要求5所述的製造方法，其中在上述形成所述源極區的步 驟引入所述第二導電類型的所述雜質元素的深度大於在上述形成所述漏 極擴展區或上述形成所述漏極區中任一步驟所引入的深度。
7. 如權利要求5-6中任一權利要求所述的製造方法，還包括以下步 驟在所述源極區、所述漏極區和所述第二多晶矽圖案的所述第一和第二區 上分別形成第一、第二、第三和第四矽化層，並且經由所述第一至第四矽化 層分別形成到達所述源極區、所述漏極區和所述第二多晶矽圖案的所述第一 和第二部分的第一至第四通路塞。
8. —種半導體存儲器件，包括半導體襯底；第一CMOS反相器，其包括第一和第二MOS電晶體，所述第一和第二MOS電晶體分別具有彼此相反的溝道導電類型，並且在 所述半導體襯底上的第一節點串聯連接；第二 CMOS反相器，其包括第三和第四MOS電晶體，所述第三和第 四MOS電晶體分別具有彼此相反的溝道導電類型，並且在所述半導體襯 底上的第二節點串聯連接，所述第二 CMOS反相器與所述第一 CMOS反 相器一起形成觸發器電路；第一轉移電晶體，配置在所述半導體襯底上第一位線與所述第一節 點之間，所述第一轉移電晶體具有與字線連接的並通過所述字線上的選 擇信號來驅動的第一柵電極；第二轉移電晶體，配置在所述半導體襯底上第二位線與所述第二節 點之間，所述第二轉移電晶體具有與所述字線連接的並通過所述字線上 的選擇信號來驅動的第二柵電極；所述第一 MOS電晶體形成在通過器件隔離區形成於所述半導體襯底 上的條形的第一器件區中，所述第一MOS電晶體具有橫穿所述第一器件 區的第一多晶矽圖案的柵電極；所述第三MOS電晶體形成在通過所述器件隔離區形成於所述半導體 襯底上的條形的第二器件區中，所述第三MOS電晶體具有橫穿所述第二 器件區的第二多晶矽圖案的柵電極；所述第一多晶矽圖案通過第一通路塞連接至所述第二器件區的第一 端部；所述第二多晶矽圖案通過第二通路塞連接至所述第一器件區的第一丄山順；第三通路塞在所述第一通路塞關於所述第一多晶矽圖案的一側的相對 側，與所述第一器件區的一部分接觸，作為電源接觸；第四通路塞在所述第二通路塞關於所述第二多晶矽圖案的相對側，與所 述第二器件區的一部分接觸，作為電源接觸；所述第三通路塞具有的直徑大於所述第一器件區的寬度；所述第四通路塞具有的直徑大於所述第二器件區的寬度；所述第三通路塞從所述第一器件區的中心線偏移；所述第四通路塞從所述第二器件區的中心線偏移。
9. 如權利要求8所述的半導體存儲器件，其中在所述第三通路塞的 一側的所述第一器件區中，覆蓋所述第一器件區的表面的所述矽化層暴 露的寬度至少為10nm，以及在所述第四通路塞的一側的所述第二器件區 中，覆蓋所述第二器件區的表面的所述矽化層暴露的寬度至少為10nm。
10. 如權利要求8所述的半導體存儲器件，其中在所述第一和第二 器件區的每一個中，所述矽化層暴露的寬度為10nm-30nm。
11. 如權利要求8-10中任一權利要求所述的半導體存儲器件，其中 在所述半導體襯底中的第一導電類型阱內形成所述第一和第二器件區， 所述半導體襯底在所述第一器件區和所述第二器件區的一側分別形成有 與所述第一導電類型阱相鄰的第二導電類型的第一和第二阱，所述第三 通路塞形成為從所述第一器件區的中心線沿著朝向所述第二導電類型的 所述第一阱的方向偏移，所述第四通路塞形成為從所述第一器件區的所 述中心線沿著朝向所述第二導電類型的所述第二阱的方向偏移。
12. 如權利要求11所述的半導體存儲器件，其中在所述襯底的表面 上，所述條形的所述第一器件區在遠離所述第二導電類型的所述第一阱 的方向上與所述第三通路塞接觸的部分中具有第一凸部，以及在所述襯 底的所述表面上，所述條形的所述第二器件區在遠離所述第二導電類型 的所述第二阱的方向上與所述第四通路塞接觸的部分中具有第二凸部。
全文摘要
一種半導體存儲器件及其製造方法。SRAM包括第一和第二MOS電晶體串聯的第一CMOS反相器；第三和第四MOS電晶體串聯的第二CMOS反相器，其與第一CMOS反相器一起形成觸發器電路；和形成在器件隔離區上的多晶矽電阻元件，第一和第三MOS電晶體的每一個形成在第一導電類型的器件區中，並包括在柵電極的側壁絕緣膜的外側的第二導電類型漏極區，其具有的深度大於其漏極擴展區的深度，其中形成的源極區比漏極擴展區更深，多晶矽柵電極具有的膜厚度等於多晶矽電阻元件的膜厚度，用相同的摻雜物元素摻雜源極區和多晶矽電阻元件。即使構成SRAM的負載電晶體中的電源接觸產生位置偏移，也能避免源極電阻增加，以免出現缺陷。
文檔編號H01L29/08GK101252132SQ200810081928
公開日2008年8月27日 申請日期2008年2月22日 優先權日2007年2月22日
發明者安田真 申請人:富士通株式會社