模乘法器的製作方法

2023-05-24 09:55:26

專利名稱：模乘法器的製作方法
技術領域：
本發明屬於計算機和集成電路領域，尤其涉及一種高速乘法器的設計。
背景技術：
在介紹乘法器之前，先對餘數系統(RNS,Residue Number Systems)做一說明。餘數系統RNS是一種通過一組兩兩互質餘數基的餘數來描述數字的數值表徵系統。由L個餘數基Im1, m2，組成，整數X，0 ( X〈M，其中M=Hi1 Xm2X…XmL,在RNS系統中X由
{x1； X2, XL}唯一表示，其中a,〈I、表示X對於模Hli的餘數。由中國餘數定理可
知，當餘數系統轉化為二進位時，X由得到，Mi =Yimi ^ =〈就—》，由此可見，模M的運算對整個餘數系統是非常重要的。{2n, 2n-l, 2n+l}是最重要也是應用最廣泛的運算通道，當考慮areaX time2時,它們提供了最有效的電路。當Im1, m2,為{2n, 2n-l, 2n+l}通道時，M = 23n~2n,由此可見，在餘數系統與二進位運算系統的互轉過程中，模M即模(23n-2n)的運算顯得尤為重要。現有的方法一般是米用文獻 A. A. Hiasat, 「New Efficient Structure for a ModularMultiplier for RNS^ , IEEETrans. Computers, vol. 49, no. 2, pp. 170-174, Feb. 2000.中的設計方法來設計模(23n-2n)乘法器。該方法的缺點是硬體資源開銷比較大，需要兩個乘法器、兩個加法器、一個CSA(CarrySaVe Adder)壓縮器陣列和一個組合邏輯電路；延遲比較大，在關鍵路徑上有兩個乘法器、兩個加法器和一個CSA(Carry Save Adder)壓縮器陣列。

發明內容
本發明的目的是為了解決在餘數系統與二進位運算系統的互轉過程中，模(23n-2n)乘法器耗費資源，速度較低的問題，提出了一種模(23n-2n)乘法器。本發明的技術方案是一種模(23n_2n)乘法器，包括3n位二進位乘法器，2n位CSA (Carry Save Adder)壓縮器陣列，第一 2n位二進位加法器，I位反相器,第二 2n位二進位加法器。設A和B為所述模(23n-2n)乘法器的輸入，共有3n位，分別為[3n_l: 0]，Y為所述模(23n-2n)乘法器的輸出，共有3n位，為[311-1:0]，其中六[11^]，8[113]和Y[u:v]分別表示A、B和Y的第V位到第u位對應的數，#表示位連接符,具體連接關係如下所述3n位二進位乘法器的兩個輸入端分別用於輸入所述模(23n_2n)乘法器的兩個輸入A和B，所述3n位二進位乘法器的輸出為P，其中，P為6n位，為[6n_l:0]；所述2n位CSA壓縮器陣列的三個輸入端分別用於輸入所述3n位二進位乘法器的輸出P的對應位數據P[3n-l:n]、P[5n-l:3n]以及P[6n_l:5n]；所述2n位CSA壓縮器陣列的兩個輸出端分別為當前位輸出當前位輸出L[3n-l:n],進位輸出H[3n_l:n];所述2n位CSA壓縮器陣列執行的運算為P[3n-l:n] + P[5n-l:3n] + P[6n-l:5n] CSA >L[3n-l:n] + 2H[3n-l:n]；
所述第一 2n位加法器的兩個加數輸入端分別用於輸入CSA壓縮器陣列的當前位輸出L [3n-l: n]和CSA壓縮器陣列進位輸出H[3n_l: n]的對應位組合H[3n_2: n] #H[3n_l]，且進位輸入端用於輸入邏輯1，所述第一 2n位加法器的輸出為R[3n:n];所述第一 2n位加法器執行的運算為L[3n-l:n] +H[3n-2:n] #H[3n-l] +I=R[3n:n],其中，#為連接符；所述I位反相器的輸入端用於輸入所述第一 2n位加法器輸出的對應位R[3n]，所述I位反相器的輸出為用3 j所述第二 2n位加法器的兩個加數輸入端分別用於輸入所述第一 2n位二進位加法器的輸出R[3n-l:n]，以及所述I位反相 器的輸出瓦《]的2n位組合，所述第二 2n位二進位加法器的輸出是T[3n-1 :n];所述第二 2n位加法器執行的運算為
Inbtis
R[3n — l:n} + 'R[3n} = T[3n — l:n];所述模(23n-2n)乘法器的輸出Y[3n-1:0] = T[3n_l :n]#P[n_l :0]。本發明的有益效果本發明的模(23n_2n)乘法器採用二進位乘法的結果P作為運算數再處理，並且採用了提前加I的方式對模加運算進行糾正，大大提高了其運算速度。該發明相對於現有技術，在資源開銷上減少了一個乘法器和一個組合邏輯電路；在關鍵路徑上，減少了一個乘法器。


圖I是本發明的模(23n_2n)乘法器結構示意圖。
具體實施例方式下面結合附圖和具體的實施例對本發明作進一步的闡述。本發明的模(23n_2n)乘法器結構如圖I所示，其中，I為3n位二進位乘法器，2為2n位CSA壓縮器陣列，3為第一 2n位二進位加法器，4為I位反相器，5為第二 2n位二進位加法器，A[3n-1:0]和 B[3n-1:0]為 I 的輸入，P[6n-1:0]為 I 的輸出；P[6n_l:5n]，P[5n-l:3n]和 P[3n_l:n]為 2 的輸入，L[3n_l :n]和 H[3n_l:n]為 2 的輸出L[3n_l:n]和H[3n-2:n]#H[3n-l]為3的輸入，R[3n:n]為3的輸出；R[3n]為4的輸入，亙3 」力4的輸出；R[3n-l:n]和兩3 ]為5的輸入，T[3n_l:n]為5的輸出。具體連接關係可參照發明內容部分。需要說明的是#為連接符號，例如，在H[3n-2:n]#H[3n-l]中，H[3n_l]這一位為最低位，而在 P[6n_l :n]中，P[6n_l]這一位為最高位，P[n]這一位為最低位。這裡，模(23n_2n)乘法器採用二進位乘法的結果作為運算數P再處理，從而把傳統模乘法器的多次修正改為一次修正。在本發明的實施中，可以採用硬體描述語言(VHDL或Verilog)按照本發明所提出的模(23n-2n)乘法器的結構設計出所需的模(23n_2n)乘法器，並進行仿真和綜合。本發明的乘法器可以在一個時鐘周期內完成運算，簡單高效，計算機綜合仿真結果顯示該乘法器在面積和速度方面都有明顯的提高。本領域的普通技術人員將會意識到，這裡所述的實施例是為了幫助讀者理解本發明的原理，應被理解為發明的保護範圍並不局限於這樣的特別陳述和實施例。凡是根據上述描述做出各種可能的等同替換或改變，均被認為屬於本發明的權利要求的保護範圍。
權利要求
1.一種模(23n-2n)乘法器,包括3η位二進位乘法器，2n位CSA (Carry Save Adder)壓縮器陣列，第一 2n位二進位加法器，I位反相器，第二 2n位二進位加法器。
設A和B為所述模(23n-2n)乘法器的輸入，共有3n位，分別為[3n_l: O]，Y為所述模(23n-2n)乘法器的輸出，共有3n位，為[311-1:0]，其中六[11^]，B[u:v]和Y[u:v]分別表示A、B和Y的第V位到第u位對應的數，#表示位連接符,具體連接關係如下 所述3n位二進位乘法器的兩個輸入端分別用於輸入所述模(23n-2n)乘法器的兩個輸入A和B，所述3n位二進位乘法器的輸出為P，其中，P為6n位，為[6n_l:0]； 所述2n位CSA壓縮器陣列的三個輸入端分別用於輸入所述3n位二進位乘法器的輸出P的對應位數據P [3η-1: η]、Ρ [5η_1: 3η]以及P [6η_1: 5η];所述2η位CSA壓縮器陣列的兩個輸出端分別為當前位輸出當前位輸出L[3n-l:n]，進位輸出Η[3η-1:η];所述2η位CSA壓縮器陣列執行的運算為Ι\ ,η -1: n] + P[5n -1: in] + Ρ[6 -1:5 ] CSA >L[3n -1: ] + 2H[3n -1: ]; 所述第一 2n位加法器的兩個加數輸入端分別用於輸入CSA壓縮器陣列的當前位輸出L[3n-l:n]和CSA壓縮器陣列進位輸出H[3n_l :n]的對應位組合H[3n-2:n]#H[3n_l]，且進位輸入端用於輸入邏輯I，所述第一 2n位加法器的輸出為R[3η:η];所述第一 2η位加法器執行的運算為=L[3η-1:η] +H[3η-2:η]#Η[3η-1] +I=R[3η:η],其中，# 為連接符； 所述I位反相器的輸入端用於輸入所述第一 2η位加法器輸出的對應位R[3n]，所述I位反相器的輸出為甩3 ]; 所述第二 2n位加法器的兩個加數輸入端分別用於輸入所述第一 2n位二進位加法器的輸出R[3n-l:n]，以及所述I位反相器的輸出兩《!的2n位組合，所述第二 2n位二進位加法器的輸出是T[3n-1 :n];所述第二 2n位加法器執行的運算為
全文摘要
本發明公開了一種模(23n-2n)乘法器，包括3n位二進位乘法器，2n位CSA壓縮器陣列，第一2n位二進位加法器，1位反相器，第二2n位二進位加法器。本發明的模(23n-2n)乘法器採用二進位乘法的結果P作為運算數再處理，並且採用了提前加1的方式對模加運算進行糾正，大大提高了其運算速度。該發明相對於現有技術，在資源開銷上減少了一個乘法器和一個組合邏輯電路；在關鍵路徑上，減少了一個乘法器。
文檔編號G06F7/523GK102955682SQ20121045434
公開日2013年3月6日 申請日期2012年11月14日 優先權日2012年11月14日
發明者李磊, 周璐, 周婉婷, 劉輝華, 尹鵬勝, 趙英旭 申請人:電子科技大學