熔絲電路及冗餘解碼器的製作方法
2023-05-24 17:49:41 2
專利名稱：熔絲電路及冗餘解碼器的製作方法
技術領域：
本發明涉及一種熔絲電路和冗餘解碼器，尤其涉及用於存儲器件的熔絲電路和冗餘解碼器。
由於微處理技術的極大發展，主要由DRAM(動態隨機訪問存儲器)代表的半導體存儲器的容量逐年迅速增加，而構成半導體存儲器的導線、電晶體、電容等的尺寸則逐年減小。
結果，使所有的半導體存儲器都沒有不合規格的存儲單元是非常困難的，只要有一個異常存儲單元存在，該半導體存儲器就是不合格的，因而必須對產品進行測定以避免其合格率下降。為解決這個問題，通常在存儲器內都建有一個冗餘電路。
當存儲器中存在一個故障單元(有缺陷的存儲單元)時，冗餘電路的作用是用一個備用存儲單元(冗餘單元)替代故障單元，當輸入不合格存儲單元的相應地址時，故障單元將被檢測出來，並阻止訪問該單元而訪問冗餘單元，因此從表面看好象故障根本不存在一樣。通過以這種方式來使用冗餘電路，由於生產缺陷造成的含有一些故障單元的半導體存儲器就可以在市場上進行銷售，因此，商品的成品率將跨進一大步。
如上所述，冗餘電路用冗餘單元替代了故障存儲單元。因此，該冗餘電路必須能夠連續監視由半導體存儲器件外部提供的每個地址，而且能夠檢測出與故障存儲單元相對應的地址。具有上述檢測功能的電路，其具體實例一般是利用基於熔絲的可編程電路獲得的。
No.Hei-8-96594日本未決專利申請揭示了這樣一種可編程電路。在這個申請中，該可編程電路具有兩根熔絲用於形成地址信號的各個位。通過切斷這兩根熔絲中的任意一根，對該可編程電路進行編程，以按照一種確定的電路模式工作。這樣，根據形成地址信號各個位的組態，可將各熔絲設置為導通或不導通。例如，當其中一位為高電平時，其相應的熔絲被設為非導通，而當它為低電平時，其相應的熔絲就被設為導通。利用這種基於熔絲的組態，可以檢測出使所有熔絲與各自非導通位相對應的一個地址信號。所以，把一指定地址編為故障地址，就可以使其相應的地址信號總得到監視和檢測。
但是，在No.Hei-8-96594日本未決專利申請中揭示的這種系統存在一個問題，即，需要用兩根熔絲形成一個地址信號的各個位。例如，當該地址信號由10位構成時，就需要用20根熔絲對一個故障地址信號進行編程，而具有1024個故障地址編程容量的半導體存儲器，則需用2048根熔絲對故障地址信號進行編程。在這種情況下，由於各熔絲必須佔據晶片上很大一塊面積，而在晶片中形成如此大量的熔絲則需要有一塊很大的晶片，這是不可取的。
因此，為解決上述問題人們提出了另外一種僅用一根熔絲形成地址信號的各個位的可編程系統。在該系統中，通過切斷或者不切斷相應的單根熔絲，把故障地址的各位記憶為「1」或「0」。通電之後，初始化步驟立刻將記憶的故障地址存入易失性保持電路中。根據該系統，由於形成故障地址的各位僅需一根熔絲，所以與上述系統相比它所需的熔絲數實際減少了一半。
儘管上述系統可大大減少熔絲的數量，但是它通電後需要立刻執行象上述初始化操作這樣的附加操作。更具體地說，該初始化操作是按照這樣一種方式來進行的，即，為各熔絲響應進入晶片的初始信號(復位信號)而產生一個電流通路，然後檢測電流能否流過各熔絲，以便將結果數據保存在如觸發電路那樣的易失性保持電路中。作為一個例子，在No.Hei-5-101673日本未決專利申請中揭示的這樣一個電路如
圖18所示。
圖18中，初始化電路1801在初始化操作期間的一個固定時間段上輸出一個高電平信號(該初始化電路1801在其他時間段上輸出一個低電平信號)。
在熔絲1803被切斷的情況下，初始化電路1801在器件初始化時間內給連接點1800提供一個高電平信號，因此連接點1805變為低電平，從而使P-溝道MOS電晶體1802導通。但由於熔絲1803已被切斷，所以當初始化電路1801的信號返回至低電平時，連接點1800變為低電平。
此刻連接點1805變為高電平，使P-溝道MOS電晶體1802截止，同時輸出信號1806變為低電平。
根據這個電路，即使熔絲1803未被雷射束完全切斷，由於電晶體1802已被關斷，流經P-溝道MOS電晶體1802的電流通路也不會產生。
然而在連接點1800的電壓為高電平，且熔絲1803未被切斷的情況下，圖18所示的電路有一個問題，即，不必要的電流(漏電流)必定會經高阻抗電阻1807和P-溝道MOS電晶體1802流過電流通路。這種狀態是由電晶體1802導通造成的。
No.Hei-8-321197日本未決專利申請揭示了圖19所示的熔絲電路，它即使是在熔絲未被完全切斷的情況下也可以完全阻止漏電流的流動。
通過對通電過程進行檢測，以及在預定時間內於電源穩定供電後對熔絲是否被完全切斷進行檢測，圖19中的電路可防止由於熔絲未被完全切斷而造成的漏電流的流動。在圖19中的接通電源信號產生電路1900穩定供電、並輸出一接通電源信號1905之後，其它電路立刻檢測熔絲1904的狀態。
圖20表明當給圖19的電路通電時該電路中各個信號的波形。接通電源信號1905保持其電壓增長與電源電壓VCC的幅度增長平行，直到其幅度達到預定電平為止。當接通電源信號1905的電壓幅度達到預定電平時，接通電源信號1905將變為地電平。當接收到接通電源信號1905後，門控電路1901將同時輸出一個預充電信號1906和一個放電信號1907。
預充電信號1906的電壓平行於接通電源信號1905的電壓增長而增長，然後，在一預定時間段t1內突然下降並停留在地電平，其電壓平行於接通電源信號1905的電壓下降而下降。同樣，放電信號1907的電壓也平行於接通電源信號1905的電壓增長而增長，然後突然下降並停留在地電平上，其電壓也平行於接通電源信號1905的電壓下降而下降。在通電期間，根據信號1906和1907的電平，使N-溝道MOS電晶體1903導通而使P-溝道MOS電晶體1902截止，使連接點1908上的電壓停留在地電平，然後與信號1905下降至地電平的變化相同步，在時間段t1內N-溝道MOS電晶體1903截止，而P-溝道MOS電晶體1902導通並保持導通。此刻，如果熔絲1904未被切斷，則信號1908將上升至VCC電平。另一方面，如果該熔絲已被切斷，此時由於未提供電源電壓VCC，信號1908保持地電平。鎖存電路1909保持連接點1908的電平。在預定時間段t1之後，預充電信號1906立刻上升至電源電壓VCC，使P-溝道MOS電晶體1902依次達到截止、保持截止並進入穩定狀態。因此，由於未產生可能的漏電流通路，即使熔絲1904未被完全切斷，也不會有不必要的電流(漏電流)流動。
圖21表示圖19所示電路生成的信號的波形，其中電源電壓VCC上升非常緩慢。在正常狀態下，電源電壓VCC提供給圖19中的接通電源信號產生電路1900，然後該電路檢測是否達到穩定狀態。但是如圖21所示，提供給接通電源信號產生電路1900的電源電壓VCC上升十分緩慢的情況下，接通電源信號產生電路1900有可能錯誤地作出通電已進入穩定狀態的判斷。這將導致給門控電路1901輸出一個未完全上升信號，使門控電路1901產生的預充電信號1906和放電信號1907異常輸出。因此，連接點1908就不能被正常地初始化。另外，如果熔絲1904未被切斷，則連接點1908上的電壓將達不到電源電壓電平VCC。
換句話說，圖19中的電路存在一個問題，即，接通電源信號產生電路1900並不具有足夠的檢測電源電壓穩定狀態的分辨能力，因此門控電路1901不能根據正常電平變化輸出正常信號1906和1907，如圖21所示。這就產生了一個問題，即不能正常地初始化與熔絲1904相關的電路。
總之，如上所述，根據圖18所示的電路，在連接點1800的電壓保持高電平、且熔絲1803未被切斷的情況下，不必要的電流(漏電流)必定經高阻抗電阻1807和P-溝道MOS電晶體1802流過電流通路。
此外仍如上所述，根據圖19所示的電路，其問題在於接通電源信號產生電路1900不具有足夠的檢測電源電壓穩定狀態的分辨能力。因此門控電路1901不能根據正常電平變化輸出正常信號1906和1907。這導致不能正常初始化與熔絲相關的電路。
因此，本發明的一個目的是提供一種熔絲電路，它在沒有不必要的電流流動的情況下可被正確地初始化。
為了達到上述目的，根據本發明的一個方面，所提供的一種熔絲電路包括以下部分第一電壓供電電路，接收在設定器件工作方式期間產生的第一初始化信號；第二電壓供電電路，接收在設定器件工作方式期間產生的第二初始化信號；熔絲，由多晶矽層材料製成，並且可在編程需要時被切斷，該熔絲接在第一電壓供電電路與第二電壓供電電路之間；以及保持/驅動電路，接在第一電壓供電電路的連接點與熔絲之間。在該熔絲電路中，第一電壓供電電路根據第一初始化信號為連接點提供第一電壓，而第二電壓供電電路根據第二初始化信號為連接點提供了第二電壓。保持/驅動電路保持並輸出提供的第一電壓或提供的第二電壓。根據熔絲的切斷與否，連接點上的電壓可被固定或編程為不是第一電壓就是第二電壓。第一和第二電壓供電電路最好都由多個MOS電晶體組成。保持/驅動電路由多個反相器組成，而且其中一對複合的反相器構成了一個觸發電路。該觸發電路保持有固定於連接點上的電壓。
根據本發明的另一個方面，上述熔絲電路僅接收有效的第一初始化信號，因此允許在切斷熔絲的狀態下進行操作測試。此外，通過在上述連接點上增加一個第三電壓供電電路，可將該連接點初始化為與第三初始化信號一致的第三電壓。
根據本發明的第三個方面，提供了一種冗餘解碼器，該解碼器可以通過利用上述多個熔絲電路之一來對替代地址進行編址，並確定是否使用冗餘電路。此外提供多個冗餘解碼器，通過有選擇性地切斷熔絲對多個獨立的替代地址進行編程。
通過以下對實施例詳細的文字說明並參考附圖，本發明的上述和其它目的、特徵和優點將變得清晰易懂，在這些附圖中圖1說明根據本發明實施例所述的熔絲電路的結構；圖2說明根據本發明實施例所述由MOS電晶體組成的熔絲電路的結構；圖3說明根據本發明實施例所述的同步DRAM的結構；圖4是一個時序圖，說明根據本發明實施例所述的圖2中的熔絲電路和圖3中的同步DRAM的操作；圖5說明根據本發明實施例所述的由MOS電晶體構成的熔絲電路的結構；圖6說明同步DRAM的結構，其列冗餘電路使用了根據本發明所述的熔絲電路；
圖7說明圖6中第一列冗餘電路的結構；圖8說明圖6中第二列冗餘電路的結構；圖9說明圖7和圖8中的地址編程熔絲電路的詳細結構；圖10說明圖7和圖8中的列冗餘使能熔絲電路的詳細結構；圖11是說明冗餘解碼器操作的時序圖；圖12說明根據本發明實施例所述的地址編程熔絲電路的結構，並解釋確定冗餘存儲單元中是否存在缺陷的測試；圖中的地址編程熔絲電路將第一列冗餘電路的列地址編為Y0；圖13說明根據本發明實施例所述的地址編程熔絲電路的結構，並解釋確定冗餘存儲單元中是否存在缺陷的測試；圖中的地址編程熔絲電路將第二列冗餘電路的列地址編為Y0；圖14是說明測試方式中操作的時序圖，該測試方式確定冗餘存儲單元內是否存在缺陷；圖15是一個時序圖，說明響應讀命令而產生一替代信號的操作；圖16說明能將可編程連接點的電平設置為所需電平的熔絲電路的結構；圖17說明圖16中熔絲電路的詳細結構；圖18說明常規熔絲電路的一個例子的結構；圖19說明常規熔絲電路的另一個例子的結構；圖20說明當圖19所示電路通電時，電路中產生的信號的波形；圖21說明當圖19所示電路的電源電壓上升十分緩慢時，電路中產生的信號的波形。
以下將參考附圖對根據本發明所述的實施例進行說明。
圖1說明根據本發明實施例所述的熔絲電路的結構。該熔絲電路由第一電壓供電電路101、第二電壓供電電路102、熔絲103和保持/驅動電路106組成。第一電壓供電電路101輸入第一初始化信號104，該信號是在對含有熔絲電路的存儲器這樣的器件設定工作方式時同時產生的。第二電壓供電電路102輸入第二初始化信號105，此信號也是在設定器件工作方式的同時產生的。熔絲103連接於第一電壓供電電路與第二電壓供電電路之間。保持/驅動電路106接在第一電壓供電電路101與熔絲103之間的連接點上。
當接收第一初始化信號104時，第一電壓供電電路101為連接點100提供第一電壓，而當接收第二初始化信號105時，第二電壓供電電路102將為連接點100提供第二電壓。保持/驅動電路106由一個保持電路和一個驅動器組成，其保持電路保持連接點100上的確定電壓，驅動器驅動輸出信號107或一個由保持電路保持的信號。
圖2說明根據本發明一個實施例所述的由多個MOS電晶體組成的熔絲電路的結構。
構成第一電壓供電電路的P-溝道MOS電晶體201的源極與電源電壓VCC或高電平連接，其漏極與由多晶矽層製成的熔絲203的一端相連。另外，第一初始化信號104進入P-溝道MOS電晶體201的柵極。
構成第二電壓供電電路的P-溝道MOS電晶體202的源極與電源的接地端GND連接，其漏極則與熔絲203的另一端相連。另外，第二初始化信號105進入P-溝道MOS電晶體202的柵極。
保持/驅動電路206由三個反相器A、B、C組成，它通過連接點200與P-溝道MOS電晶體201的漏極以及熔絲203的一端相連。
根據圖2所示熔絲電路的結構，當接收第一初始化信號104時，P-溝道MOS電晶體201給連接點200提供第一電壓或高電源電壓VCC。當接收到第二初始化信號105時，P-溝道MOS電晶體202給連接點200提供第二電壓或低電源電壓(地電壓GND)。
當連接點200上的電壓達到第一電壓或第二電壓之一時，電晶體201和202都截止。這個已達到的電壓由一個觸發器保持，此觸發器由保持/驅動電路206中的兩個反相器A和B組成。然後，保持/驅動電路206中的反相器C驅動結果輸出信號207。
由於在連接點200上的電壓達到第一電壓或第二電壓之一時電晶體201和202都截止，所以不會產生不必要的電流通路，從而防止了不必要電流(漏電流)的產生。
下面參考圖2、3和4將對根據本發明一實施例所述的熔絲電路的操作進行描述。
當接收到一個初始化信號時，通過固定熔絲電路本身的一個內部編程值，本實施例的熔絲電路在內部產生一個熔絲電路初始化信號。
圖3說明在同步DRAM中工作方式設定電路的結構。該同步DRAM與外部提供的系統時鐘信號CLK的上升沿同步接收命令信號RASB、CASB、WEB和CSB的電平，並且能夠識別這些電平組合所代表的命令。然後該同步DRAM根據識別出的命令執行操作。
圖3中的同步DRAM 320包括內部時鐘信號產生電路305、命令解碼器300、工作方式設定電路302以及熔絲電路初始化信號產生電路303。在此同步DRAM 320中，內部時鐘信號產生電路305根據系統時鐘CLK而產生時鐘信號304。命令解碼器300對輸入命令進行解碼並產生工作方式設定信號301。工作方式設定電路302和熔絲電路初始化信號產生電路303都接收工作方式設定信號301。熔絲電路初始化信號產生電路303分別給第一電壓供電電路(圖1中的101；圖2中的201)輸出第一初始化信號104、給第二電壓供電電路(圖1中的102；圖2中的202)輸出第二初始化信號105。應該注意的是，此處省略了用於其它可能存在命令的操作電路(包括相關的信號)所需要的文字及圖解說明。
圖4是說明上述圖3所示電路操作的時序圖。由於工作方式的數據是在一個方式寄存器中設定，所以我們把用於設定工作方式的操作稱為MRS或方式寄存器設定。因此在圖4中，寫入MRS表明將要設定方式寄存器。
熔絲電路初始化信號產生電路303依據接收的工作方式設定信號301產生並輸出第一初始化信號104(低電平)，P-溝道MOS電晶體201(見圖2)根據接收的第一初始化信號104(低電平)而導通，並且驅動連接點200變為高電壓電平。
當第一初始化信號104返回至高電平時，產生並輸出第二初始化信號105的高電平。N-溝道MOS電晶體202在接收第二初始化信號105的高電平時導通。
若雷射束切斷由多晶矽層製成的熔絲203，則連接點200保持高電平。
另外，若雷射束未切斷熔絲203，則連接點200保持低電平。
接著第二初始化信號105返至低電平，使N-溝道MOS電晶體202截止。因為第一初始化信號104保持為高電平，所以使P-溝道MOS電晶體201保持截止。
在上述的方法中，鎖存電路206保持由是否用雷射束切斷熔絲而確定的編程值、並將其作為信號107輸出。
圖5說明一種熔絲電路的結構，該電路給出與圖2所示編程值極性相反的編程值。應該注意，由於賦予圖5中與圖2相同單元的參考序號和圖2的參考序號相同，故此省略對相同單元的描述。
圖5中，第一初始化信號104在高電平時有效，而第二初始化信號105則在低電平時有效。這裡若切斷熔絲203則連接點500上的電平固定為低，若未切斷熔絲203則連接點500上的電平固定為高，因此輸出信號507為高電平。
下面將說明根據本發明的使用熔絲電路的列冗餘電路。
圖6說明具有多個列冗餘電路的同步DRAM的整體結構，各列冗餘電路都使用了根據本發明所述的熔絲電路。
參考圖3，該同步DRAM包括命令解碼器、熔絲電路初始化信號產生電路，等等。第一初始化信號104和第二初始化信號105分別進入第一列冗餘電路603和第二列冗餘電路604。
列冗餘電路603和604確定由地址緩衝電路600獲取的列地址信號(Y0至Yi)602是否與應被替代的地址相等。如果是，則列冗餘電路603和604分別輸出替代信號605和606。這些信號使得列解碼器(607)對保存於存儲單元609之中的數據的選擇變為無效，但卻允許選擇保存於冗餘存儲單元610和611中的數據。
圖7說明第一列冗餘電路603的結構，地址編程熔絲電路700-0至700-i獲取地址信號Y0至Yi。
通過有選擇地切斷熔絲，邏輯地址值在地址編程熔絲電路700-0至700-i中被編程。如果輸入地址信號等於被編程的地址，則地址編程熔絲電路700-0至700-i將全部輸出高電平的輸出信號703-0至703-i。
為了讓列冗餘使能熔絲電路701用備用存儲單元替代指定地址上的存儲單元，則切斷熔絲，從而輸出高電平的使能信號704。輸出信號703-0至703-i以及高電平的使能信號704一起進入「與」門702。如果輸入地址信號等於在地址編程熔絲電路700-0至700-i中設定的編程地址、且列冗餘使能信號704為高電平，則輸出高電平的替代信號605。
圖8說明第二列冗餘電路604的結構，它與圖7中電路的工作方式相同。具體說，地址編程熔絲電路800-0至800-i獲取地址信號Y0至Yi。
通過有選擇地切斷熔絲，將地址編程熔絲電路800-0至800-i編程。如果輸入地址信號等於被編程的地址，則地址編程熔絲電路800-0至800-i將全部輸出高電平的輸出信號803-0至803-i。
為了讓冗餘使能熔絲電路801用備用存儲單元代替指定地址上的存儲單元，將熔絲切斷從而輸出高電平的使能信號804。輸出信號803-0至803-i以及高電平的使能信號804一起進入「與」門702。如果輸入地址信號等於在地址編程熔絲電路800-0至800-i中設定的編程地址、且列冗餘使能信號804為高電平，則輸出高電平的替代信號606。
圖9說明地址編程熔絲電路900(它等價於圖7中的各電路700-0至700-i以及圖8中的800-0至800-i)的詳細結構。地址編程熔絲電路900以與圖2所示電路相同的方式來利用熔絲電路。
在由一個熔絲電路和多個傳輸門(902、905、903和906)組成的地址編程熔絲電路900中，在初始化信號104和105的幫助下固定編程值。
熔絲電路的輸出信號207進入了P-溝道MOS電晶體905的柵極和N-溝道MOS電晶體906的柵極，而輸出信號207的反相信號則進入了P-溝道MOS電晶體903柵極和N-溝道MOS電晶體902的柵極。
按照地址編程熔絲電路900的這種結構，在未切斷熔絲203的情況下，熔絲電路的輸出信號207為低電平。該輸出信號207使N-溝道傳輸門902導通，並使P-溝道傳輸門903截止，從而輸出一個與輸入地址信號Yi的邏輯值相同的輸出信號904。具體說，當輸入地址信號Yi為高電平時，輸出信號904也為高電平。反之，當輸入地址信號Yi為低電平時，輸出信號904也為低電平。應該注意的是，輸出信號904對應於圖7中的各輸出信號703-0至703-i以及圖8中的803-0至803-i。
另外，在熔絲203被切斷的情況下，熔絲電路的輸出信號207為高電平。該輸出信號207使N-溝道傳輸門902截止，並使P-溝道傳輸門903導通，從而輸出一個與輸入地址信號Yi的邏輯值相反的輸出信號904。具體說，當輸入地址信號Yi為低電平時輸出信號904為高電平，反之，當輸入地址信號Yi為高電平時，輸出信號904則為低電平。
圖10說明列冗餘使能熔絲電路1000的結構，它是列冗餘使能熔絲電路701(見圖7)和801(見圖8)的詳細結構的例子。圖10中的列冗餘使能熔絲電路1000使用了與圖2所示電路類型相同的熔絲電路。
在具有熔絲電路的列冗餘使能熔絲電路1000中，藉助於初始化信號104和105來固定編程值。在未切斷熔絲的情況下，電路1000輸出低電平信號(1001)。相反，在切斷熔絲的情況下，電路1000輸出高電平信號(1001)，從而使各輸出信號703-0至703-i(見圖7)或各輸出信號803-0至803-i(見圖8)變為有效。
圖11是說明冗餘解碼器的操作的時序圖。
圖11中的信號630(即圖6所示的信號630，由命令解碼器300輸出至地址緩衝器600)是一個讀命令信號。圖11中，READ指的是讀命令信號的輸入。當輸入此讀命令信號時，接收列地址信號Y0至Yi，並讀出存放在相應存儲單元中的數據。
讀命令信號630進入地址緩衝電路600，然後地址緩衝電路600產生列地址信號Y0至Yi。已產生的列地址信號Y0至Yi進入第一列冗餘電路603，第一列冗餘電路603確定列地址信號Y0至Yi是否與已編程替代地址相等。
如果相等，且第一列冗餘電路603能夠輸出一個替代信號，則輸出高電平的替代信號605。反之，如果不相等，則輸出低電平的替代信號。
至此已說明了本實施例的正常操作。
以下將說明在熔絲被編程或有選擇地被切斷之前，確定一個冗餘存儲單元是否有缺陷的操作實例。
圖12和13說明各地址編程熔絲電路(700-3和800-3)的詳細結構(1200和1300)。
地址編程熔絲電路1200對與列地址Y0相應的邏輯值進行編程，該邏輯值已經進入了第一列冗餘電路603，如圖6和圖7所示。
由鎖存電路206(A，B，C)、MOS電晶體201和202以及熔絲203構成的熔絲電路，其輸出信號207進入P-溝道MOS電晶體1205和N-溝道MOS電晶體1206的柵極。而與輸出信號207相反的邏輯信號則進入N-溝道MOS電晶體1202和P-溝道MOS電晶體1203的柵極。
根據上述地址編程熔絲電路1200的結構，在切斷熔絲203的情況下，熔絲電路的輸出信號207為高電平，使N-溝道傳輸門1202截止，並使P-溝道傳輸門1203導通。因此，輸出邏輯值與列地址Y0相反的輸出信號1204。
圖13中的地址編程熔絲電路1300對列地址Y0相應的邏輯值進行編程，該邏輯值已進入第二列冗餘電路604，如圖6和圖8所示。
由鎖存電路206(A，B，C)、MOS電晶體201和202以及熔絲203組成的熔絲電路，其輸出信號207進入P-溝道MOS電晶體1305和N-溝道MOS電晶體1306的柵極。而與輸出信號207相反的邏輯信號則進入N-溝道MOS電晶體1302和P-溝道MOS電晶體1303的柵極。
根據如上所述的地址編程熔絲電路1300的結構，在熔絲203被切斷的情況下，熔絲電路的輸出信號207為高電平，這將使N-溝道傳輸門1302截止，並使且P-溝道傳輸門1303導通。從而輸出邏輯值與列地址Y0相反的輸出信號1304。
各地址編程熔絲電路700-1至700-i及800-1至800-i的結構都與圖9中的熔絲電路的結構相同。
在各地址編程熔絲電路中的各個熔絲都被切斷的情況下，與列地址Y1至Yi對應的邏輯地址值全部被相應地編程為邏輯0。具體說，在第一和第二列冗餘電路中的熔絲全被切斷的情況下，第一列冗餘電路603把與列地址Y1至Yi對應的所有邏輯地址值都編程為邏輯0，而第二列冗餘電路604則把與列地址Y1至Yi對應的所有邏輯地址值都編程為邏輯1。
通過進入測試方式就可確定出冗餘單元是否存在缺陷，通過把上述方式設定寄存器設定為一個確定的地址值即可進入該測試方式。
圖14是說明圖6所示的同步DRAM在測試方式下工作的時序圖，圖14中的MRS(TEST)代表設定方式式寄存器的命令。應該注意的是，圖14中省略了對如何輸入一確定地址值的說明。
圖14中，當進入測試方式時僅第一初始化信號104有效，可對各冗餘存儲單元進行測試。與執行一般初始化過程不同的是第二初始化信號105無效。
因此，不論熔絲是否被切斷，圖2、9、12和13中各熔絲電路內所有的連接點200都被固定為第一電平。換句話說，這些熔絲都被預置進入切斷狀態。
如上所述，在第一和第二列冗餘電路中的熔絲全部被切斷的情況下，第一列冗餘電路603把與列地址Y1至Yi對應的所有邏輯地址值編程為邏輯0，而第二列冗餘電路604則把與列地址Y1至Yi對應的所有邏輯地址值編程為邏輯1。因此，當同步DRAM同時接收到全部由「0」組成的列地址和讀命令時，就可執行將保存於冗餘存儲單元610(見圖6)中的數據讀出的測試。同樣，當同步DRAM同時接收到全部由「1」組成的列地址和讀命令時，就可執行將保存於冗餘存儲單元611(見圖6)中的數據讀出的測試。圖15是說明對冗餘存儲單元610和611進行上述測試的時序圖。首先，第一讀命令與全部由「0」組成的列地址一起進入第一列冗餘電路603，由於已進入的列地址和在第一列冗餘電路603中已編程的邏輯地址值相等，所以輸出高電平替代信號605。這也就允許了對冗餘存儲單元610的訪問。
其次，第二讀命令與全部由「1」組成的列地址一起進入第二列冗餘電路604。由於已進入的列地址與第二列冗餘電路604中已編程的邏輯地址值相等，所以輸出高電平替代信號606。這也就允許了對冗餘存儲單元611的訪問。
根據本發明所述的這個實施例，其特徵在於具有包含多個列冗餘電路的邏輯結構，各列冗餘電路可通過有選擇地切斷熔絲，從而對一個單獨的邏輯地址值編程，而且在測試方式中，將各列冗餘電路初始化為與熔絲全部被切斷的狀態相同的狀態。
圖16說明一種根據本發明所述的裝置，該裝置不論熔絲103切斷與否都可將連接點100上的電平固定為測試方式中所需的電平，本實施例中，在由第一電壓供電電路101和第二電壓供電電路102構成的熔絲電路內還增加了第三電壓供電電路1600。根據這種結構，第三初始化信號1601僅在測試方式中進入第三電壓供電電路，從而把連接點100的電平控制在所需電平上。因此，即使在未切斷熔絲的狀態下該裝置也可被初始化。
圖17說明圖16所示的裝置詳細結構的一個例子，該裝置由多個MOS電晶體組成。
圖17中，當高電平的第三初始化信號1701進入N-溝道MOS電晶體1700時，該電晶體1700導通，並且將連接點200固定為低電平(地電平)，此低電平相當於熔絲203未被切斷時的電平情況。將上述裝置與上述實施例結合起來，就可以擴展對切斷熔絲和未切斷熔絲的多種組合的測試能力。
在根據本發明所述的熔絲電路中，給上述連接點提供一個二進位的電壓，該連接點上的電壓電平(編程值)由其後的鎖存電路鎖存，因此僅在器件初始化時間內固定該連接點上的電平，從而在一般操作中不會產生不必要的電流通路。這就防止了可能由於熔絲未被雷射完全切斷而引起的不必要的電流流動。另外，該電路還有一個好處，即，在等待方式中不會出現電流增大的情況。還有，包括本根據發明所述的包括熔絲電路的器件可在該器件的初始化時間內被正常且穩定地初始化。
儘管對本發明作了與某些的優選實施例有關的說明，但應該了解的是，本發明包括的內容不僅僅限於那些具體的實施例，反之，其意圖是將所有對本發明的變換、修改及等同物都包含在以下權利要求的精神和範圍之內。
權利要求
1.一種熔絲電路，其特徵在於包括具有第一和第二節點的熔絲單元；第一和第二電源節點；連接於所述第一電源節點與所述熔絲單元的所述第一節點之間的第一控制電路；連接於所述第二電源節點與所述熔絲單元的所述第二節點之間的第二控制電路；鎖存電路，它的一個輸入節點與所述熔絲單元的所述第二節點相連以用於保存信息。
2.如權利要求1所述的熔絲電路，其特徵在於它進一步包括第三控制電路，該電路可響應一個命令而對所述第一和第二控制電路進行控制。
3.如權利要求2所述的熔絲電路，其特徵在於所述命令由多個定時信號構成。
4.如權利要求3所述的熔絲電路，其特徵在於所述定時信號至少包括RAS和CAS。
5.如權利要求2所述的熔絲電路，其特徵在於所述第一控制電路是具有第一導電類型的第一電晶體，而所述第二控制電路是具有與第一導電類型不同的第二導電類型的第二電晶體。
6.如權利要求2所述的熔絲電路，其特徵在於所述第三控制電路可響應所述命令而依次激活所述第一控制電路和所述第二控制電路。
7.一種冗餘解碼器電路，可以接收一個地址以用於檢測所提供的編程地址，所述冗餘解碼器電路的特徵在於包括多個地址編程電路，其各電路分別對應於構成所述地址的各位，所述各地址編程電路包括具有第一和第二節點的熔絲單元；連接於第一電源節點與所述熔絲單元的所述第一節點之間的第一控制電路；連接於第二電源節點與所述熔絲單元的所述第二節點之間的第二控制電路；鎖存電路，它的輸入節點與所述熔絲單元的所述第二節點相連以用於保存信息；以及選擇電路，該電路可根據保存於所述鎖存電路之中的所述信息，選擇其輸出是所述地址的所述相應位的反相輸出還是同相輸出；門電路，接收各地址編程電路的所述選擇電路的所述輸出，以便檢測所述地址是否為所述編程地址。
8.一種熔絲電路，其特徵在於包括第一電壓供電電路，接收在設定器件工作方式的時間內產生的第一初始化信號；第二電壓供電電路，接收在設定器件工作方式的時間內產生的第二初始化信號；連接於第一電壓供電電路與第二電壓供電電路之間的熔絲；以及保持/驅動電路，連接於第一電壓供電電路的連接點與熔絲之間；在該熔絲電路中，第一電壓供電電路根據第一初始化信號為連接點提供第一電壓；第二電壓供電電路根據第二初始化信號為連接點提供第二電壓；而保持/驅動電路則保持第一供電電壓或者第二供電電壓並將其輸出。
全文摘要
本發明的可編程熔絲電路包括用於編程的熔絲103,其連在第一電壓供電電路101與第二電壓供電電路102之間,可在需要時切斷;以及與連接點100相連的保持/驅動電路106。在該熔絲電路中,第一和第二電壓供電電路101和102分別根據第一和第二初始化信號104和105為連接點100提供第一電壓和第二電壓,第一、第二初始化信號均在設定器件工作方式的時間內產生。保持/驅動電路106保持並輸出第一或第二供電電壓。
文檔編號G11C11/407GK1241000SQ99109459
公開日2000年1月12日 申請日期1999年7月6日 優先權日1998年7月6日
發明者松井義德 申請人:日本電氣株式會社